JPH03260859A - Ｃｐｕ間通信のトレースデータ記録方式 - Google Patents
Ｃｐｕ間通信のトレースデータ記録方式Info
- Publication number
- JPH03260859A JPH03260859A JP2060552A JP6055290A JPH03260859A JP H03260859 A JPH03260859 A JP H03260859A JP 2060552 A JP2060552 A JP 2060552A JP 6055290 A JP6055290 A JP 6055290A JP H03260859 A JPH03260859 A JP H03260859A
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- JP
- Japan
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- data
- interface
- cpu
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＰＵ間通信障害時にバスの内容をトレースするための
トレースデータの記録方式に関し、ＣＰＵ間通信におい
て、障害が発生したときに効率的に障害発生個所の切り
分けを行うために、相手ＣＰＵに送信したと同じデータ
を自記憶装置に書き込むことができるＣＰＵ間通信のト
レースデータ記録方式を提供することを目的とし、デー
タ処理及びＣＰＵ間通信を行うＣＰＵと、送信データを
記憶している第１の記憶装置と、第１の記憶装置のデー
タを受信システムへ送信するダイレクトメモリアクセス
コントローラと、受信システムとのインタフェースをと
る第１のインタフェースと、送信データを書き込む第２
の記憶装置よりなる送信システムにおいて、受信システ
ムに送信したと同じデータを第２の記憶装置に書き込む
ための第２のインタフェースを設け、ダイレクトメモリ
アクセスコントローラが送信する第１の記憶装置のデー
タを、第１のインタフェースの出力側から第２のインタ
フェースに取り込み、該データを第２の記憶装置に書き
込むように構成する。
トレースデータの記録方式に関し、ＣＰＵ間通信におい
て、障害が発生したときに効率的に障害発生個所の切り
分けを行うために、相手ＣＰＵに送信したと同じデータ
を自記憶装置に書き込むことができるＣＰＵ間通信のト
レースデータ記録方式を提供することを目的とし、デー
タ処理及びＣＰＵ間通信を行うＣＰＵと、送信データを
記憶している第１の記憶装置と、第１の記憶装置のデー
タを受信システムへ送信するダイレクトメモリアクセス
コントローラと、受信システムとのインタフェースをと
る第１のインタフェースと、送信データを書き込む第２
の記憶装置よりなる送信システムにおいて、受信システ
ムに送信したと同じデータを第２の記憶装置に書き込む
ための第２のインタフェースを設け、ダイレクトメモリ
アクセスコントローラが送信する第１の記憶装置のデー
タを、第１のインタフェースの出力側から第２のインタ
フェースに取り込み、該データを第２の記憶装置に書き
込むように構成する。
機器の高速化や多機能化に伴いＣＰＵによる高速な処理
が要求されている。
が要求されている。
このために、複数のＣＰＵを使用することにより高速化
を図っているが、この複数のＣＰＵ間で同じデータが必
要となる場合があり、ＣＰＵ間通間通量うことにより複
数のＣＰＵに同一のデータを持たせている。
を図っているが、この複数のＣＰＵ間で同じデータが必
要となる場合があり、ＣＰＵ間通間通量うことにより複
数のＣＰＵに同一のデータを持たせている。
かかるＣＰＵ間通間通量いて、障害が発生したときに、
どちらのＣＰＵが障害となったかを知るために効率的に
障害個所を切り分けることが必要であり、相手システム
に送信したと同じデータをトレースデータとして、記憶
装置に書き込んでおく記録方式が要求されている。
どちらのＣＰＵが障害となったかを知るために効率的に
障害個所を切り分けることが必要であり、相手システム
に送信したと同じデータをトレースデータとして、記憶
装置に書き込んでおく記録方式が要求されている。
本発明は、ＣＰＵ間通信障害時にバスの内容をトレース
するためのトレースデータの記録方式に関する。
するためのトレースデータの記録方式に関する。
近年の通信機器、電子機器の進展に伴い広い範囲でＣＰ
Ｕが使用されるようになっており、更に〔従来の技術〕 第４図は従来例を説明するブロック図、第５図は従来例
の送受信データを説明する図をそれぞれ示す。
Ｕが使用されるようになっており、更に〔従来の技術〕 第４図は従来例を説明するブロック図、第５図は従来例
の送受信データを説明する図をそれぞれ示す。
第４図に示す従来例の送信システムＩＡは、データ処理
及びＣＰＵ間通間通量うＣＰＵＩＩと、受信システム２
Ａに送信するデータを記憶しているランダムアクセスメ
モリ（以下ＲＡＭと称する）２１と、 ＣＰＵＩＩからの指示により、ＲＡＭ２１のデータを送
信するダイレクトメモリアクセスコントローラ（以下Ｄ
ＭＡＣと称する）３１と、受信システム２とのインタフ
ェースをとる通信用ＬＳＩ４１Ａと、 ＲＡＭ２１内の送信データを書き込むＲＡＭ５１から構
成されており、 受信システム２Ａは、送信システムＩＡと同じ構成であ
り、ＣＰＵ１２、ＲＡＭ２２、ＤＭＡ Ｃ３２、通信用
ＬＳ Ｉ ４２Ａ、ＲＡＭ５２から構成されている。
及びＣＰＵ間通間通量うＣＰＵＩＩと、受信システム２
Ａに送信するデータを記憶しているランダムアクセスメ
モリ（以下ＲＡＭと称する）２１と、 ＣＰＵＩＩからの指示により、ＲＡＭ２１のデータを送
信するダイレクトメモリアクセスコントローラ（以下Ｄ
ＭＡＣと称する）３１と、受信システム２とのインタフ
ェースをとる通信用ＬＳＩ４１Ａと、 ＲＡＭ２１内の送信データを書き込むＲＡＭ５１から構
成されており、 受信システム２Ａは、送信システムＩＡと同じ構成であ
り、ＣＰＵ１２、ＲＡＭ２２、ＤＭＡ Ｃ３２、通信用
ＬＳ Ｉ ４２Ａ、ＲＡＭ５２から構成されている。
この構成においては、通信用ＬＳＩ４１Ａ、４２Ａはそ
れぞれ１チヤンネルの送信チャンネル、受信チャンネル
で接続されている。
れぞれ１チヤンネルの送信チャンネル、受信チャンネル
で接続されている。
第５図は、第４図に示す従来例における送受信データを
示し、（１）は、ＣＰＵＩＩより受信システム２Ａに送
信するデータであり、（２）は、送信データをトレース
データとして、ＣＰＵＩＩ経出でＲＡＭ５１に書き込ん
だデータであり、（３）は、受信システムが通信用ＬＳ
Ｉ ４２Ａを経由してＲＡＭ５２に書き込んだ受信し
たデータであり、送信システムｌ内の通信用ＬＳＩ４１
Ａの中で、データ化けが発生したものとする。
示し、（１）は、ＣＰＵＩＩより受信システム２Ａに送
信するデータであり、（２）は、送信データをトレース
データとして、ＣＰＵＩＩ経出でＲＡＭ５１に書き込ん
だデータであり、（３）は、受信システムが通信用ＬＳ
Ｉ ４２Ａを経由してＲＡＭ５２に書き込んだ受信し
たデータであり、送信システムｌ内の通信用ＬＳＩ４１
Ａの中で、データ化けが発生したものとする。
上述の従来例で、通信用ＬＳＩ４１Ａの誤動作によるデ
ータ化けが発生したときでも、ＲＡＭ５１には、ＣＰＵ
ＩＩにより書き込んだＲＡＭ２１の正しい内容が書き込
まれているので、送信システムＩＡ側でバグが発生した
のに、ＲＡＭ５１上には正常に処理を行ったというトレ
ースデータが残ることになる。
ータ化けが発生したときでも、ＲＡＭ５１には、ＣＰＵ
ＩＩにより書き込んだＲＡＭ２１の正しい内容が書き込
まれているので、送信システムＩＡ側でバグが発生した
のに、ＲＡＭ５１上には正常に処理を行ったというトレ
ースデータが残ることになる。
本発明は、ＣＰＵ間通間通量いて、障害が発生したとき
に効率的に障害発生個所の切り分けを行うために、相手
ＣＰＵに送信したと同じデータを自記憶装置に書き込む
ことができるＣＰＵ間通間通量レースデータ記録方式を
提供することを目的とする。
に効率的に障害発生個所の切り分けを行うために、相手
ＣＰＵに送信したと同じデータを自記憶装置に書き込む
ことができるＣＰＵ間通間通量レースデータ記録方式を
提供することを目的とする。
第１図は本発期の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図の１は送信システ
ムを説明する図であり、図中の１１は、データ処理及び
ＣＰＵ間通信を行うＣＰＵであり、２０は、ＣＰＵＩＩ
に接続され送信データを記憶している第１の記憶装置で
あり、３１は、ＣＰＵ１１に接続され、該ＣＰＵＩＩの
指示により第１の記憶装置２０のデータを受信システム
２へ送信するダイレクトメモリアクセスコントローラで
ある。
ムを説明する図であり、図中の１１は、データ処理及び
ＣＰＵ間通信を行うＣＰＵであり、２０は、ＣＰＵＩＩ
に接続され送信データを記憶している第１の記憶装置で
あり、３１は、ＣＰＵ１１に接続され、該ＣＰＵＩＩの
指示により第１の記憶装置２０のデータを受信システム
２へ送信するダイレクトメモリアクセスコントローラで
ある。
また、４０は、受信システム２に接続され、インタフェ
ースをとる第１のインタフェースであり、５０は、送信
データを書き込む第２の記憶装置であり、６０は、受信
システム２に送信したと同じデータを第２の記憶装置５
０に書き込むための、第１のインタフェース４０の出力
側に接続されたの第２のインタフェースである。
ースをとる第１のインタフェースであり、５０は、送信
データを書き込む第２の記憶装置であり、６０は、受信
システム２に送信したと同じデータを第２の記憶装置５
０に書き込むための、第１のインタフェース４０の出力
側に接続されたの第２のインタフェースである。
ＣＰＵＩＩが、受信システム２とＣＰＵ間通信を行うと
きに、ダイレクトメモリアクセスコントローラ３１が送
信する第１の記憶装置２０のデータを、第１のインタフ
ェース４０の出力側から第２のインタフェース６０に取
り込み、該データを第２の記憶装置５０に書き込むよう
に構成することにより本課題を解決するための手段とす
る。
きに、ダイレクトメモリアクセスコントローラ３１が送
信する第１の記憶装置２０のデータを、第１のインタフ
ェース４０の出力側から第２のインタフェース６０に取
り込み、該データを第２の記憶装置５０に書き込むよう
に構成することにより本課題を解決するための手段とす
る。
第２のインタフェース６０の入力側を、第１のインタフ
ェース４０の出力側に接続し、出力側は第２の記憶装置
５０に接続する。
ェース４０の出力側に接続し、出力側は第２の記憶装置
５０に接続する。
この構成で、ＣＰＵＩＩが、受信システム２と間でＣＰ
Ｕ間通信を行うときに、ＤＭＡＣ３１はＣＰＵＩＩの指
示により、第１の記憶手段２０のデータを第１のインタ
フェース４０を経由してバス上に送出する。
Ｕ間通信を行うときに、ＤＭＡＣ３１はＣＰＵＩＩの指
示により、第１の記憶手段２０のデータを第１のインタ
フェース４０を経由してバス上に送出する。
このとき第２のインタフェース６０は、バス上に送出し
たと同じデータを、第１のインタフェース４０の出力側
を経由して取り込み、第２の記憶装置５０に書き込むこ
とにより、受信システム２に送信したと同じデータをト
レースデータとして残しておくことがことが可能となる
。
たと同じデータを、第１のインタフェース４０の出力側
を経由して取り込み、第２の記憶装置５０に書き込むこ
とにより、受信システム２に送信したと同じデータをト
レースデータとして残しておくことがことが可能となる
。
以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例の送受信データを説明する図をそれぞれ
示す。なお、全図を通じて同一符号は同一対象物を示す
。
本発明の実施例の送受信データを説明する図をそれぞれ
示す。なお、全図を通じて同一符号は同一対象物を示す
。
第２図に示す本発明の実施例は、送信システム１１受信
システム２より構成している。
システム２より構成している。
送信システムｌは、データ処理及びＣＰＵ間通信を行う
ＣＰＵＩＩと、 相手ＣＰＵ１２にデータを送信するＤＭＡＣ３１と、 第１図で説明した第１の記憶装置としてＲＡＭ２１゜ 第２の記憶装置としてＲＡＭ５１、 第１のインタフェース４０及び第２のインタフェース６
０として、送受信チャンネルをそれぞれ２チヤンネル内
蔵する通信用ＬＳＩ４１から構成した例である。
ＣＰＵＩＩと、 相手ＣＰＵ１２にデータを送信するＤＭＡＣ３１と、 第１図で説明した第１の記憶装置としてＲＡＭ２１゜ 第２の記憶装置としてＲＡＭ５１、 第１のインタフェース４０及び第２のインタフェース６
０として、送受信チャンネルをそれぞれ２チヤンネル内
蔵する通信用ＬＳＩ４１から構成した例である。
受信システム２も送信システム１と同じ構成であり、Ｃ
ＰＵ１２、ＲＡＭ２２、ＤＭＡＣ３２、通信用ＬＳＩ４
２、ＲＡＭ５２より構成している。
ＰＵ１２、ＲＡＭ２２、ＤＭＡＣ３２、通信用ＬＳＩ４
２、ＲＡＭ５２より構成している。
通信用ＬＳＩ４１は、パラレルデータのシリアルデータ
への変換、ＣＰＵＩＩからの指示に従って通信相手先の
設定等を行うものであり、送受信チャンネルをそれぞれ
２チヤンネル内蔵している。
への変換、ＣＰＵＩＩからの指示に従って通信相手先の
設定等を行うものであり、送受信チャンネルをそれぞれ
２チヤンネル内蔵している。
この通信用ＬＳＩ４１の送信チャンネルを受信チャンネ
ルに接続しておき、ＣＰＵ間通信を行うときに、ＣＰＵ
ＩＩにより、受信先をＲＡＭ５１と、受信システム２に
設定してデータを送信することにより、バス上に送出し
たと同じデータをトレースデータとして、ＲＡＭ５１に
残しておくことが可能となり、バグ発生時には、受信シ
ステム２が受信したデータとトレースデータを比較する
ことにより、障害発生個所を特定することが容易になる
。
ルに接続しておき、ＣＰＵ間通信を行うときに、ＣＰＵ
ＩＩにより、受信先をＲＡＭ５１と、受信システム２に
設定してデータを送信することにより、バス上に送出し
たと同じデータをトレースデータとして、ＲＡＭ５１に
残しておくことが可能となり、バグ発生時には、受信シ
ステム２が受信したデータとトレースデータを比較する
ことにより、障害発生個所を特定することが容易になる
。
第２図においては、１を送信システム、２を受信システ
ムとしているが、ｌ、２は同じ構成であるので、ｌが受
信システム、２が送信システムとなり得ることは勿論で
ある。
ムとしているが、ｌ、２は同じ構成であるので、ｌが受
信システム、２が送信システムとなり得ることは勿論で
ある。
第３図は送受信データの例であり、（１）は送信データ
、（２）はＲＡＭ５１に書き込んだトレースデータ、（
３）は受信システム２が受信しＲＡＭ５２に書き込んだ
受信データであり、送信システムｌの通信用ＬＳＩ４１
の中でデータ化けが発生したときには、（２）のトレー
スデータ、（３）の受信データとは一致しているが、送
信データ（１）とは一致していない。したがって、送信
システムｌ側でバグが発生しており、更に送信データと
トレースデータの内容を比較して解析するとＤθビット
が欠けていることが分かるので、これをキーにして障害
探索を行うことにより、障害発生個所の特定を容易に行
うことができる。
、（２）はＲＡＭ５１に書き込んだトレースデータ、（
３）は受信システム２が受信しＲＡＭ５２に書き込んだ
受信データであり、送信システムｌの通信用ＬＳＩ４１
の中でデータ化けが発生したときには、（２）のトレー
スデータ、（３）の受信データとは一致しているが、送
信データ（１）とは一致していない。したがって、送信
システムｌ側でバグが発生しており、更に送信データと
トレースデータの内容を比較して解析するとＤθビット
が欠けていることが分かるので、これをキーにして障害
探索を行うことにより、障害発生個所の特定を容易に行
うことができる。
〔発明の効果］
以上のような本発明によれば、バス上に送出したと同じ
データをトレースデータとして、送信システムのＲＡＭ
に残しておくので、ＣＰＵ間通信においてバクが発生し
たときに、そのトレースデータと受信データを比較する
ことにより、障害発生個所の切り分けを容易に行うこと
のできるＣＰＵ間通信のトレースデータ記録方式を提供
することができる。
データをトレースデータとして、送信システムのＲＡＭ
に残しておくので、ＣＰＵ間通信においてバクが発生し
たときに、そのトレースデータと受信データを比較する
ことにより、障害発生個所の切り分けを容易に行うこと
のできるＣＰＵ間通信のトレースデータ記録方式を提供
することができる。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例の送受信データを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
の送受信データを説明する図、をそれぞれ示す。 図において、 Ｌ ＩＡは送信システム、 ２．２Ａは受信システム、 １１１２はＣＰＵ ２０は第１の記憶装置、 ２１．２２．５１，５２はＲＡＭ。 ３１．３２はＤＭＡＣ１ ４０は第１のインタフェース、 ４１．４２．４１Ａ、４２Ａは通信用ＬＳＩ、５０は第
２の記憶装置、 ６０は第２のインタフェース、 をそれぞれ示す。 受信システムへ 本発明の詳細な説明するブロンク図 第１図 本発明の詳細な説明するブロック図 従来例を説明するブロック図 第４図 （１）送信データ （２） トレースデータ （３）受信データ 第５図
本発明の詳細な説明するブロック図、第３図は本発明の
実施例の送受信データを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
の送受信データを説明する図、をそれぞれ示す。 図において、 Ｌ ＩＡは送信システム、 ２．２Ａは受信システム、 １１１２はＣＰＵ ２０は第１の記憶装置、 ２１．２２．５１，５２はＲＡＭ。 ３１．３２はＤＭＡＣ１ ４０は第１のインタフェース、 ４１．４２．４１Ａ、４２Ａは通信用ＬＳＩ、５０は第
２の記憶装置、 ６０は第２のインタフェース、 をそれぞれ示す。 受信システムへ 本発明の詳細な説明するブロンク図 第１図 本発明の詳細な説明するブロック図 従来例を説明するブロック図 第４図 （１）送信データ （２） トレースデータ （３）受信データ 第５図
Claims (1)
- 【特許請求の範囲】 ＣＰＵ間通信障害時にバスの内容をトレースするための
データの記録方式であって、 データ処理及びＣＰＵ間通信を行うＣＰＵ（１１）と、
送信データを記憶している第１の記憶装置（２０）と、
前記第１の記憶装置（２０）のデータを受信システム（
２）へ送信するダイレクトメモリアクセスコントローラ
（３１）と、前記受信システム（２）とのインタフェー
スをとる第１のインタフェース（４０）と、送信データ
を書き込む第２の記憶装置（５０）よりなる送信システ
ム（１）において、 前記受信システム（２）に送信したと同じデータを前記
第２の記憶装置（５０）に書き込むための第２のインタ
フェース（６０）を設け、 前記ＣＰＵ（１１）が、前記受信システム（２）とＣＰ
Ｕ間通信を行うときに、前記ダイレクトメモリアクセス
コントローラ（３１）が送信する前記第１の記憶装置（
２０）のデータを、前記第１のインタフェース（４０）
の出力側から前記第２のインタフェース（６０）に取り
込み、該データを前記第２の記憶装置（５０）に書き込
むことを特徴とするＣＰＵ間通信のトレースデータ記録
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060552A JPH03260859A (ja) | 1990-03-12 | 1990-03-12 | Ｃｐｕ間通信のトレースデータ記録方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060552A JPH03260859A (ja) | 1990-03-12 | 1990-03-12 | Ｃｐｕ間通信のトレースデータ記録方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03260859A true JPH03260859A (ja) | 1991-11-20 |
Family
ID=13145565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2060552A Pending JPH03260859A (ja) | 1990-03-12 | 1990-03-12 | Ｃｐｕ間通信のトレースデータ記録方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03260859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030074866A (ko) * | 2002-03-14 | 2003-09-22 | 엘지산전 주식회사 | 배전 자동화용 개폐기기의 선로고장 제어장치 |
-
1990
- 1990-03-12 JP JP2060552A patent/JPH03260859A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030074866A (ko) * | 2002-03-14 | 2003-09-22 | 엘지산전 주식회사 | 배전 자동화용 개폐기기의 선로고장 제어장치 |
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