JPH03265961A - Ｄｍａ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤＭＡ　（ダイレクトメモリアクセス〉制御装
置に関する。

〔従来の技術〕

従来のＤＭＡ制御装置の構成を示す第５図を参照すると
、外部より供給される外部入力要求信号３又は外部出力
要求信号４によりＤＭＡ制御回路５が外部制御信号用Ｒ
ＡＭ制御回路１０へＤＭＡＲＥＱ　（ＤＭＡ要求）信号
８を出力する。外部信号用ＲＡＭ制御回路１０は外部信
号用ＲＡＭ回路１３　（１３−１，１３−２）がＤＭＡ
可能か否かを制御しており、ＤＭＡ可能な場合にＤＭＡ
制御回路５へＤＭＡＡＣＫ　（ＤＭＡ許可）信号９を出
力し、ＤＭＡが行なわれる。また、外部信号用ＲＡＭ回
路１３がＤＭＡ不可能な場合、中央処理回路１７が外部
信号用ＲＡＭ回路１３をアクセスしていない事を確認し
てから外部信号用ＲＡＭ選択回路１２にてＤＭＡ制御回
路５及び中央処理回路１７と接続している外部信号用Ｒ
ＡＭ回路１３を取り替えてＤＭＡ可能とする。

ここで、ＤＭＡ制御回路５の詳細構成を示す第６図を参
照すると、外部より外部入力要求信号３が入力された場
合、論理積回路２１−３によりＤＭＡＲＥＱ信号８を出
力し、ＤＭＡの要求を行なう。そして、ＤＭＡＡＣＫ信
号９によりＤＭＡが許可された場合、論理積回路２１−
１により外部からの外部入力信号１を出力制御回路１８
−１によりＤＭＡデータ信号７に出力し、外部信号用Ｒ
ＡＭ回路１３に書込む。これと同時に、外部入力信号ア
ドレス設定回路１９からの出力信号を出力制御回路１８
−２によりＤＭＡアドレス信号６へ出力し、外部信号用
ＲＡＭ回路１３のアドレスを設定する。ＤＭＡ処理が終
了した場合、外部入力要求信号３の入力が解除され、出
力制御回路１８−１及び１８−２の出力が解除される。

これと同時に、ＤＭＡＲＥＱ信号８が解除され、ＤＭＡ
動作が終了する。この時に外部信号アドレス設定回路１
９の出力がインクリメントされ、次の外部入力信号１の
ＤＭＡアドレス信号６の値にする。また、外部より外部
出力要求信号４が入力された場合、上記の外部入力要求
信号３が入力された場合と同じ動作が行なわれ、論理積
回路２１−３によりＤＭＡＲＥＱ信号８を出力し、ＤＭ
Ａの要求を行なう、ＤＭＡＡＣＫ信号９によりＤＭＡが
許可された場合、論理積回路２１−２によりＤＭＡデー
タ信号７から外部信号用ＲＡＭ回路１３に書込まれてい
るデータを取出し、外部出力信号２に出力を行なう。こ
れと同時に、外部出力信号アドレス設定回路２０からの
出力信号を出力制御回路１８−３によりＤＭＡアドレス
信号６を出力し、外部信号用ＲＡＭ回路１３のアドレス
を設定してＤＭＡの動作を行なわせる。ＤＭＡ処理が終
了した場合、外部出力要求信号４の入力が解除され、出
力制御回路１８−３及び１８−４の出力が解除される。

これと同時に、ＤＭＡＲＥＱ信号８が解除され、ＤＭＡ
の動作が終了する。この時に外部出力信号アドレス設定
回路２０の出力がインクリメントされ、次の外部出力信
号２のＤＭＡアドレス信号６の値にする。

外部信号用ＲＡ　Ｍ制御回路１０の詳細構成を示す第７
図を参照すると、ＤＭＡＲＥＱ信号８が入力した場合、
外部信号用ＲＡＭカウンタ２２の値がインクリメントさ
れ、この値が外部信号用ＲＡＭ回路１３の容量内であれ
ば論理積回路２１−４によりＤＭＡＡＣＫ信号９を出力
する。また、外部信号用ＲＡＭカウンタ２２の値が外部
信号用ＲＡＭ回路１３の容量を越えた場合、外部信号用
ＲＡＭアドレス判定回路２３により中央処理回路１７が
外部信号用ＲＡＭ回路１３をアクセスしていない事を確
認して論理積回路２１−５の出力により外部信号用ＲＡ
Ｍ切替信号１１を出力し、ＤＭＡ制御回路５及び中央処
理回路１７と接続している外部信号用ＲＡＭ回路１３を
取替えると同時に、外部信号用ＲＡＭカウンタ２２をク
リアする。外部信号用ＲＡＭアドレス判定回路２３では
、中央処理回路１７にて外部信号用ＲＡＭ回路１３の処
理が終了したこと及び中央処理回路１７がアクセスして
いないかを判定している。外部信号用ＲＡＭ回路１３の
処理が終了した場合、中央処理回路１７により外部信号
用ＲＡＭアドレス判定回路２３から論理積回路２１−５
の出力を可能とする。

中央処理回路１７にて処理が終了していない場合に外部
信号用ＲＡＭカウンタ２２により外部信号用ＲＡＭ回路
１３の容量を越えた場合の信号が出力された場合、論理
積回路２１−５の出力である外部信号用ＲＡＭ切替信号
１１が出力されないので外部信号用ＲＡＭカウンタ２２
がクリアされず、ＤＭＡＡＣＫ信号９は出力せずに外部
信号用ＲＡＭアドレス判定回路２３の出力待ちとなる。

続いて、第８図及び第９図を参照して外部信号用ＲＡＭ
選択回路１２及び外部信号用ＲＡＭ回路１３の詳細構成
及び動作を説明する。外部信号用ＲＡＭ切替信号１１を
入力するたびに選択信号２５を論理゛′Ｈルベル状態か
らｉ　Ｌ　ｎレベル状態に、かつ“Ｌ″レベル状態ら“
Ｈ”レベル状態に変化する様に切替カウンタ２６を用い
てデータ信号１４、アドレス信号１５、ＤＭＡアドレス
信号６、ＤＭＡデータ信号７を切替える。選択信号２５
が“Ｈ”レベル状態の場合、ＤＭＡ制御回路５と外部信
号用ＲＡＭ回路１３−１とを、かつ中央処理回路１７と
外部信号用ＲＡＭ回路１３−２とを接続する。一方、選
択信号２５が“Ｌ”レベル状態の場合、ＤＭＡ制御回路
５と外部信号用ＲＡＭ回路１３−２とを、かつ中央処理
回路１７と外部信号用ＲＡＭ回路１３−１とを接続する
様に選択回路２４にて切替える。

〔発明が解決しようとする課題〕

従来のＤＭＡ制御装置では、ＤＭＡ制御回路からのＤＭ
Ａデータ信号が外部信号用ＲＡＭ回路に全て入るまで中
央処理回路の処理を行なう事ができない。また、外部信
号用ＲＡＭ回路に全てＤＭＡデータ信号が入っても中央
処理回路の処理が終了していないと新たにＤＭＡデータ
信号を入力する事ができない。このため、外部入力信号
が時々しか出力しない場合において、外部入力信号が入
力してから中央処理回路による処理又は中央処理回路に
て作成した信号が外部出力信号として出力するまでの時
間が増加することを免れない。

〔課題を解決するための手段〕

本発明のＤＭＡ制御装置は、外部より供給される外部入
力要求信号又は外部出力要求信号により外部信号用ＲＡ
Ｍ制御回路へＤＭＡ要求信号を出力し前記外部信号用Ｒ
ＡＭ制御回路より入力するＤＭＡ許可信号により外部信
号用ＲＡＭ選択回路へＤＭＡアドレス信号を出力しＤＭ
Ａデータ信号の入力又は出力を行なうＤＭＡ制御回路と
、前記ＤＭＡ要求信号により前記ＤＭＡ許可信号と前記
外部信号用ＲＡＭ選択回路へ外部選択信号とを出力する
前記外部信号用ＲＡＭ制御回路と、前記ＤＭＡ要求信号
及び前記ＤＭＡ許可信号の解読又は作成を行ない前記外
部信号用ＲＡＭ選択回路ヘアドレス信号を出力しデータ
信号の入力又は出力を行なう中央処理回路と、前記中央
処理回路の動作を記憶しているプログラム用ＲＡＭ回路
と、前記アドレス信号及び前記データ信号により前記外
部信号用ＲＡＭ選択回路へ処理選択信号を出力する処理
判定回路と、前記外部選択信号及び前記処理選択信号に
基づいて第１及び第２の外部信号用ＲＡＭ回路へ前記Ｄ
ＭＡアドレス信号及び前記ＤＭＡデータ信号と前記アト
レース信号及び前記データ信号とを切替えて入力する前
記外部信号用ＲＡＭ選択回路と、前記ＤＭＡアドレス信
号により前記ＤＭＡデータ信号をまた前記アドレス信号
により前記データ信号を書込み又は読出す前記第１及び
第２の外部信号用ＲＡＭ回路とを備える。

〔実施例〕

次に、本発明について図面を参照して説明する。

本発明の一実施例を示す第１図を参照すると、ＤＭＡ制
御装置は外部より供給される外部入力要求信号３又は外
部出力要求信号４により外部信号用ＲＡＭ制御回路２７
へ回路ＤＭＡＲＥＱ信号７を出力することによりＤＭＡ
要求を行ない外部より供給される外部入力信号１を外部
信号用ＲＡＭ回路１３　（１３−１，１３−２）へ格納
又は外部信号用ＲＡＭ回路１３より外部出力信号２とし
て外部へ出力を行なうＤＭＡ制御回路５と、このＤＭＡ
制御回路５からのＤＭＡＲＥＱ信号８の入力によりＤＭ
ＡＡＣＫ信号９を出力することによりＤＭＡを許可し外
部信号用ＲＡＭ回路１３の切替制御を行なう外部信号用
ＲＡＭ制御回路２７と、中央処理回路１７の処理により
外部信号用ＲＡＭ回路１３の切替制御を行なう処理判定
回路２８と、外部信号用ＲＡＭ制御回路２７及び処理判
定回路２８によりＤＭＡ制御回路５に接続している外部
信号用ＲＡＭ回路１３と中央処理回路１７に接続してい
る外部信号用ＲＡＭ回路１３とを切替える外部信号用Ｒ
ＡＭ選択回路１２とを備える。また、外部信号用ＲＡＭ
回路１３の内容を解読又は作成する中央処理回路１７と
、中央処理回路１７の動作を記憶しているプログラム用
ＲＡＭ回路１６とを備える。

ここで、従来のＤＭＡ制御装置と異なる動作をする外部
信号用ＲＡＭ制御回路２８及び処理判定回路２８の動作
を説明する。外部信号用ＲＡＭ制御回路２７の詳細構成
を示す第２図を参照すると、従来の外部信号用ＲＡＭ制
御回路に比べて大きく異なる個所は外部信号用ＲＡＭタ
イマ２９の追加と外部信号用ＲＡＭアドレス判定回路２
３の削除である。外部信号用ＲＡＭタイマ２９の出力は
通常は“Ｈ”レベル状態を示しており、外部選択信号３
１が“ＨＩＩレベル状態で切替可能を示す。ＤＭＡＲＥ
Ｑ信号８を入力した場合、外部信号用ＲＡＭタイマ２９
の出力は゛Ｌパレベル状態を示し、外部選択信号３１が
“Ｌ”レベル状態で切替不可能を示す。そして、一定時
間が過ぎてから外部信号用ＲＡＭタイマ２９の出力が“
Ｈ”レベル状態に戻ると切替可能となる。また、外部信
号用ＲＡＭタイマ２９の出力が“Ｌ　ｎレベル状態の時
に再度ＤＭＡＲＥＱ信号８を入力した場合、この時点か
ら一定時間まで外部信号用ＲＡＭタイマ２９の出力が“
Ｌ”レベル状態に延びる。これにより、ＤＭＡＲＥＱ信
号８が１回入力するたびに切替えが起きる事を防ぎ、中
央処理回路１７によるある程度まとまったデータ信号の
処理を行なう様にする。また、一定時間内にＤＭＡＲＥ
Ｑ信号８が常に入力する場合に備えて外部信号用ＲＡＭ
カウンタ２２からある一定量になったら出力を“Ｈ”レ
ベル状態にし切替可能とする。この一定量は最大値より
も少なめにして切替可能な状態の量である時でもＤＭＡ
ＡＣＫ信号９を出力可能としておく。

この様にすると、外部信号用ＲＡＭ回路１３の容量が最
大となり、ＤＭＡＡＣＫ信号９によりＤＭＡ禁止となる
場合を極力防ぐ。

続いて、処理判定回路２８の詳細構成を示す第３図を参
照すると、この回路２８は外部信号用ＲＡＭアドレス判
定回路２３及び外部信号用処理判定回路３０を有してい
る。外部信号用処理判定回路３０は中央処理回路１７の
処理が終了していない場合はＬ　”レベル状態を示して
切替不可能とし、中央処理回路１７の処理が終了した場
合は中央処理回路１７の処理により外部信号用処理判定
回路３０のアクセスを行ない、ＨＩＩレベル状態の出力
にして切替可能とする。

次に、本発明の一実施例における具体的な信号ビット数
について述べると、中央処理回路１７からのアドレス信
号１５は１６ビツトであり、ＤＭＡデータ信号７及びデ
ータ信号１４が８ビツトであり、外部信号用ＲＡＭ回路
１３−１．１３−２は１にバイトずつの記憶容量を有す
る。ここで、中央処理回路１７から出力するアドレス信
号１５が１６ビツトあるのでＤＭＡ制御回路５から出力
するＤＭＡアドレス信号６も１６ビツト必要に思われる
が、実際には外部信号用ＲＡＭ回路１３のアドレスを表
示できるビット数で良いので１０ビツトとなる。このた
め、外部信号用ＲＡＭＩ択回路１２に入力するアドレス
信号１５も下位１０ビツトで済み、残りの上位６ビツト
は外部信号用処理判定回路２８に入力し、中央処理回路
１７側から外部信号用ＲＡＭ回路１３をアクセスしてい
るかの判定を行なう。

〔発明の効果〕

以上説明したように本発明によれば、ＤＭＡ制御回路か
らのＤＭＡデータ信号が外部信号用ＲＡＭ回路に全て入
る以前に中央処理回路の処理を行なう事が可能であるた
め、ＤＭＡデータ信号の入力から中央処理回路の処理ま
での時間を短縮することができる。

【図面の簡単な説明】

第１図、第２図及び第３図は本発明の一実施例を示す構
成図、第４図、第５図、第６図、第７図及び第８図は従
来例を示す図である。 １・・・外部入力信号、２・・・外部出力信号、３・・
・外部入力要求信号、４・・・外部出力要求信号、５・
・・ＤＭＡ制御回路、６・・・ＤＭＡアドレス信号、７
・・・ＤＭＡデータ信号、８・・・ＤＭＡＲＥＱ信号、
９・・・ＤＭＡＡＣＫ信号、１１・・・外部信号用ＲＡ
Ｍ切替信号、１２・・・外部信号用ＲＡＭ選択回路、１
３・・・外部信号用ＲＡＭ回路、１４・・・データ信号
、１５・・・アドレス信号、１６・・・プログラム用Ｒ
ＡＭ回路、１７・・・中央処理回路、２２・・・外部信
号用ＲＡＭカウンタ、２３・・・外部信号用ＲＡＭアド
レス判定回路、２７・・・外部信号用ＲＡＭ制御回路、
２８・・・処理判定回路、２９・・・外部信号用ＲＡＭ
タイマ、３０・・・外部信号用処理判定回路、３１・・
・外部選択信号、３２・・・処理選択信号。

Claims (1)

【特許請求の範囲】
1. 外部より供給される外部入力要求信号又は外部出力要求
   信号により外部信号用ＲＡＭ制御回路へＤＭＡ要求信号
   を出力し前記外部信号用ＲＡＭ制御回路より入力するＤ
   ＭＡ許可信号により外部信号用ＲＡＭ選択回路へＤＭＡ
   アドレス信号を出力しＤＭＡデータ信号の入力又は出力
   を行なうＤＭＡ制御回路と、前記ＤＭＡ要求信号により
   前記ＤＭＡ許可信号と前記外部信号用ＲＡＭ選択回路へ
   外部選択信号とを出力する前記外部信号用ＲＡＭ制御回
   路と、前記ＤＭＡ要求信号及び前記ＤＭＡ許可信号の解
   読又は作成を行ない前記外部信号用ＲＡＭ選択回路へア
   ドレス信号を出力しデータ信号の入力又は出力を行なう
   中央処理回路と、前記中央処理回路の動作を記憶してい
   るプログラム用ＲＡＭ回路と、前記アドレス信号及び前
   記データ信号により前記外部信号用ＲＡＭ選択回路へ処
   理選択信号を出力する処理判定回路と、前記外部選択信
   号及び前記処理選択信号に基づいて第１及び第２の外部
   信号用ＲＡＭ回路へ前記ＤＭＡアドレス信号及び前記Ｄ
   ＭＡデータ信号と前記アドレス信号及び前記データ信号
   とを切替えて入力する前記外部信号用ＲＡＭ選択回路と
   、前記ＤＭＡアドレス信号により前記ＤＭＡデータ信号
   をまた前記アドレス信号により前記データ信号を書込み
   又は読出す前記第１及び第２の外部信号用ＲＡＭ回路と
   を備えることを特徴とするＤＭＡ制御装置。