JPH03268087A - イメージデータ正規化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要］ イメージデータを目的の領域の大きさに変換するイメー
ジデータ正規化回路に関し、 拡大や縮小をドツト行単位で並列に行うとともに簡単な
回路によって実現するイメージデータ正規化回路を目的
とし、 イメージデータの１ドツト列を構成する複数ドツトの１
部が並列に入力し、該データを前記１ラインと垂直方向
に拡大あるいは縮小する正規化手段と、該正規化手段よ
り得られた、一方が拡大あるいは縮小したイメージデー
タの縦横を変換し、前記正規化手段に再度入力する縦横
変換手段とよりなるように構成する。

〔産業上の利用分野〕

本発明は画像処理装置に係り、さらに詳しくはイメージ
データを目的の領域の大きさに変換するイメージデータ
正規化回路に関する。

〔従来の技術〕

コンピュータ等の発展により、画像データを扱い処理す
る装置が実用化している。これらの画像を処理する装置
には例えば文字認識等の装置がある０文字認識を精度よ
く行う場合文字の大きさを統一し、すなわち正規化し、
各種の方式により比較して候補文字を選択するようにし
た認識方式が認識率の高い結果を得ている。

〔発明が解決しようとする課題〕

前述の入力したイメージデータを文字単位であらかじめ
定めた大きさの文字に拡大や縮小することによって認識
率を高めているが、その反面拡大や縮小を行うための処
理に時間がかかり、認識する以前で処理が遅くなるとい
う問題を有していた。

特にイメージデータは一般的にドツト単位で扱われるこ
とが多く、従来においてはこれらの処理をコンピュータ
によって行っているため、特に多（の時間がかかるとい
う問題を有していた。すなわち切り出した１文字車位の
領域においてその文字がどの程度の大きさの文字である
かをヒストグラム等によって求め、１ドツト単位で読み
出して拡大すべきか否かを判断している。これらの拡大
の判断や縮小さらには制御はドツト単位で行われており
、１文字のイメージデータを構成するドツト数が６４Ｘ
６４ドツト存在しても、各イメージデータをＣＰＵが制
御するので、従来方式においては多くの時間を有すると
いう問題を発生していた。

本発明は拡大や縮小をドツト行単位で並列に行うととも
に簡単な回路によって実現するイメージデータ正規化回
路を目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

正規化手段１はイメージデータの１ラインを構成する複
数のドツトの１部が並列に入力し、そのデータを前記１
ラインと垂直方向に拡大あるいは縮小する。また正規化
手段１は並列に人力するドツト分のラッチ回路とオアゲ
ートとを有し、縮小の際に入力ドツトと前記ラッチ回路
出力のデータとをオア加算して前記ラッチ回路に格納す
る。

縦横変換手段２は前記正規化手段１より得られた、１辺
の方向が拡大あるいは縮小したイメージデータの縦横を
変換し前記正規化手段１に再度入力する。

〔作　　用〕

正規化手段１は入力する複数ドツトの１部が並列に加わ
り、その並列なデータを前記１ラインと垂直方向に拡大
あるいは縮小する。そしてその縮小した方向に縦横変換
手段は一度記憶し、そののち縦と横を変換し再度正規化
手段１に加える。

正規化手段１によって第１回目の入力で、入力する文字
の例えば縦方向が拡大あるいは縮小された時には、縦横
変換手段２は拡大や縮小された方向のドツトを１ドツト
列単位で正規化手段１１に加え、再度拡大や縮小を行う
ので、正規化手段ｌの２回の拡大あるいは縮小動作によ
ってイメージデータの縦並びに横方向の拡大や縮小を行
うことができる。

〔実　　施　　例〕

以下図面を用いて本発明の詳細な説明する。

第２図は本発明の実施例のイメージデータ正規化回路を
用いた文字認識装置のシステム構成図である。

イメージスキャナ等によって読み取られた情報は画像デ
ータとして画像メモリ１０に格納される。

この画像メモリｌＯはイメージスキャナで読み取る１頁
分の記憶容量を有しており、読み取った情報のそれぞれ
各ドツトを白あるいは黒の２値すなわち０．１のデータ
として記憶する。

画像メモリ１０に格納された画像データはノイズ除去モ
ジュール１１に加わり、読み取り時に発生した雑音を除
去する０例えば、このノイズ除去モジュール１１によっ
て除去されるノイズは文字情報等に無関係な雑音例えば
３×３のマスクで中心を黒、その中心のドツトを囲む８
ドツトが白等の雑音であり、その中心のドツトをノイズ
除去モジュール１１は白とする。このノイズ除去モジュ
ールは文字認識前処理部１２内に設けているがこれに限
るわけでなく、例えば後述する正規化モジュール１６内
に文字単位で格納する時に行ってもよく、またさらには
細線化、線素化の時に行ってもよい。

ノイズ除去モジュール１１によってノイズ除去された画
像情報は行ヒストグラムモジュール１３、列ヒストグラ
ムモジュール１４、さらには読み出し制御モジュール１
５に加わる。行ヒストグラムモジュール１３は読み取っ
た情報、例えば前述したイメージスキャナによって読み
取った用紙の内容を各ドツト単位で列方向に投影し、各
ドツト単位の行のドツト数を求めるモジュールである。

すなわち、１ドツトの行（横方向）に対し、その１ドツ
ト行にいくつの黒ドツトが存在するかを各１ドツト行単
位で求める処理である。また列ヒストグラム１４は前述
した行ヒストグラムと同様に列方向に対し投影し、その
投影した黒ドツトの数を求める処理である。

画像メモリ１０から行方向に順次１ドツト単位で読み出
し、ノイズ除去モジュール１１を介して加わったデータ
（ラスタースキャンと同様のドツトの読み出し）を、行
ヒストグラムモジュール１３は順次黒のドツトをカウン
トする（１ドツト行分）、そして、順次行単位で黒のド
ツト数を求める。この黒のドツト数が各行に対応する行
ヒストグラムとなる。また列ヒストグラム１４は１ドツ
ト行内のドツト数に対応してそれぞれカウンタを有し１
行のドツトが順次加わる度に黒ドツトに対応するカウン
タをインクリメントする。前述した動作を１頁分行うこ
とにより行ヒストグラムモジエール１６ならびに列ヒス
トグラムモジュール１４からは、それぞれ行位置ならび
に列位置に対するドツト数を表したいわゆる行ヒストグ
ラム、列ヒストグラムが求められる。そしてその結果は
読み出し制御モジュール１５に加わる。

読み出し制御モジュール１５はそれらの行ヒストグラム
、列ヒストグラムから行の位置ならびに列の位置を順次
束める０例えばこの位置は行ヒストグラムの周期や列ヒ
ストグラムの周期によって得ることができる。

読み出し制御モジュール１５は行ならびに列の位置を求
めるが、この他に以下の処理を行う。画像データ例えば
イメージスキャナから読みとった情報は紙の位置等によ
り傾きを有することがある。

このため、読み出し制御モジュール１５は列ヒストグラ
ムならびに行ヒストグラムが最大値をとるよう、ヒスト
グラムを求める角度を順次変更し、補正角度を求める。

そして前述したノイズ除去モジュール１１から加わる画
像情報を再度入力して、最終的なヒストグラムを求め、
その補正した傾きにより得られた行ヒストグラム（ヒス
トグラムが最大値をとる）がＯから正に変化する点（正
から０でも可）より１周期分その傾きに対応した１行の
データを読み出し、読み出し制御モジュール１５内に設
けられた行バッファに格納する。

読み出し制御モジュール１５はさらにその行バッファに
格納した１行のデータの内、行内における列ヒストグラ
ムを再度求め、列ヒストグラムが０から正に変化する位
置からそのデータを切り出し正規化モジュール１６に出
力する。また変換表作成モジュール１７にも出力する。

この切り出したデータは１文字領域のデータである。

変換表作成モジュール１７は正規化モジュール１６によ
って１文字を正規化するための変換データを求めるモジ
ュールであり、読み出し制御モジュール１５によって切
り出した１文字領域に対し、列方向ならびに行方向に投
影し、黒ドツトが存在する列ならびに行からドツト単位
（行や列単位）で、列ならびに行方向のカウンタをイン
クリメントし、１文字の領域内の最終値までの値を求め
る。

正規化モジュール１６では、この１文字で切り出したド
ツトの行方向並びに列方向の最終値並びに切り出した１
文字の大きさから、その文字が切り出し領域内の全域に
わたって存在する文字に拡大する０例えば６４Ｘ６４ド
ツトの領域を１文字領域とする拡大処理を行う。文字の
列方向並びに行方向の債が変換表作成モジュール１７に
おいて４８（列並びに行とも）ドツトであったならば、
４８ドツトの文字を６４ドツトに変換する処理を行う。

この処理では特定位置の行や列のデータを繰り返して同
じデータとし文字を拡大する。また、縮小の場合には特
定位置の行や列を繰り返し読み出してＯＲ加算し同一行
や同−例として縮小する。

正規化モジュール１６によって１文字領域例えば６４Ｘ
６４ドツト内に１文字が拡大された後は、細線化モジュ
ール１８がその文字を細線化する処理を行う。この細線
化モジュール１８では中心ドツトの上下左右１ドツト（
３Ｘ３）とさらにその左１ドツトと中心からの上２ドツ
ト目の合計１１ドツトのマスクで細線化処理を行う。ま
たこのマスクは３×３の９ドツトで行うこともできる。

前述のマスクによってあらかじめ決められたパターンで
あるときに中心ドツトを０とする制御により１回の処理
によって文字を構成するドツトの１ドツト分の回りの細
線化が図れる。このマスクの細線化を順次繰り返すこと
により１ドツトの線による文字とすることができる。

細線化モジュール１８によって得られた例えば６４Ｘ６
４ドツトの細線化文字は線素化モジュール１９に加わり
線素化される。この線素化モジュールでは目的のドツト
すなわち中心ドツトから上下方向の黒ドツトが存在する
場合、左右方向に存在する場合、右上、左下に存在する
場合、さらには左上、右下に存在する場合の合計４種類
の線素によって各ドツトを表す。なお上述の４種類の内
、複数に属する場合には例えば、上下方向、続いて左右
方向等の順に優先化を行い、各ドツト単位でその線素が
どちらの方向の存在するかを求める。

なお中心が０ドツトすなわち白であった場合には線は存
在しないとする。

線素化モジュール１９においては、上下、左右、右上が
り斜め、左上がり斜めの４方向さらには線素が存在しな
い場合の５種類があるので、その状態を各ドツト単位で
３ビツトの値で表し、合計３Ｘ６４Ｘ６４の情報とし、
特徴ベクトルモジュール２０に加える。

特徴ベクトルモジュール２０においては前述した線素化
モジュール１９で得られた線素化情報を、左右上下にそ
れぞれ８ドツト単位で分割し、その分割した領域を下と
右方向に１領域づつ（２×２領域）の合計１６ドツトの
領域を１ベクトルモジユール領域とし、その１ベクトル
モジユール領域内にいくつの上下方向、左右方向、右上
方向、左上方向の４方向の線素が存在するかをカウント
する。１６Ｘ１６ドツトの領域を１ベクトルモジユール
領域として特徴ベクトルを求めるが、この１ベクトルモ
ジユール領域は８ドツト単位で移動させるので行方向な
らびに列方向に対しそれぞれ７領域であり合計７×７の
特徴ベクトルの領域となる。

特徴ベクトル化モジュール２０においては前述した１領
域単位でその方向の数を求めているが、この数の求める
場合にはそれぞれ重み付けをし、中心部を高く周り部を
外にいくにしたがって低くしている９例えばその重み付
けを中心の４×４の領域の各ドツトを重み４、その周り
の２ドツト分の各ドツトを３、さらにその周りの２ドツ
ト分の各ドツトを２、さらにその回りの２ドツト分の各
ドツトを１とし、重み付けを行って特徴ベクトルを求め
る。

この特徴ベクトルは特定の認識すべき文字を正規化モジ
ュール１６によってすべて同じ大きさにしているので、
同一文字であるならばほぼ同一の特徴ベクトルを有し、
文字単位でその特徴ベクトルが異なってくる。しかしな
がら非常によく似たモジュールも存在するので、本発明
の実施例においては演算の処理の高速化さらには認識率
の向上をはかるため、特徴ベクトルの標準パターンを用
いてそれぞれの特徴ベクトル化領域すなわちマス内でク
ラス分けを行い、各マス内で２０クラスの標準パターン
と、加わる未知入力との距離を求める。すなわち標準パ
ターンの各マス内の特徴ベクトルと特徴ベクトルモジュ
ール２ｏによって得られたマス内の特徴ベクトルとの距
離をマス単位で求める。その各マスはクラス分け（クラ
ス１〜クラス２０）されており、各マス内クラスの距離
の順位を距離の小さい順に第５番目までのクラスを求め
る。

距離計算モジュール２１はこの距離をクラス辞書２３−
１　（標準パターンをクラス単位で記憶）を用いて演算
する。尚、個別でもその個々の候補文字に対して求める
場合には候補辞書２３−２を用いる（この時にはスイッ
チＳＷは候補辞書２３−２を選択する）。

上位選出＆得点割当モジュール２２では前述の上位５ク
ラスを求めるとともに、各クラスに対応した得点を各マ
ス単位で決定する。すなわち上位選出＆得点割当モジュ
ール２２は距離計算モジュール２１より得られた距離か
らクラス単位で第１〜第５番目の順位の各クラスに対し
与える得点を決定し、各文字の得点を求める。例えば第
１番目の距離（短い距離）であったときには５点、その
次に４点、３，２．１とクラスに対し得点を与える。こ
れはマスｌからマス４９に対応してそれぞれ設けられる
。上位選出得点モジュール２２の処理結果は総合評価モ
ジュール２４に加わる。

総合評価モジュール２４は入力対象すなわち入力文字と
その候補とが整合する度合いを計算するモジュールであ
り、連想整合モード、全数整合モード、個別整合モード
の３種類の動作がある。

連想整合モードは、連想辞書２３−３に格納されている
候補に対応したマスクとその属するクラスからその候補
の得点を計算するモードである。

連想辞書は、各マスク毎に候補ＩＤをアドレスとして、
その候補がそのマスクにおいて属するクラスのクラスｒ
Ｄを格納している。このデータは、各候補のマスクＩＤ
に対応するｃ　　ｄｉｍ次元の部分ベクトルの集合をそ
の（重み付き）距離によってクラスタリングして得られ
るものであり、結果だけが連想辞書に格納される。同時
に距離計算モジュールにおけるクラス辞書２３−１も対
応して作成される。

尚、連想辞書２３−３とクラス辞書２３−１は対応して
おり、その種類は同じになる。２種類以上の辞書を１つ
のメモリに格納する場合、使用辞書指定は辞書参照開始
位置となる。（この辞書を候補ＩＤについて分割して、
それぞれについて並列に総合評価を行うことができ、よ
り高速なものが要求される場合容易に実現できる）。

連想辞書２３−３は、候補ａがマスクｍで属するクラス
のクラスＩＤ：Ｋを記した表であり、これをＣ（ｍ、ａ
）＝にと表すと、候補ａ（＝１〜ｃ　　ｃａｎｄ）に対
して、 で得られる。尚、ここでＰ　（ｍ、ｋ）は得点を表して
いる。この式により候補ａに対する総合評価値Ｖ　（ａ
）を得る。

総合評価モジュールの全数整合モード、個別整合モード
は各候補に対し、計算するモードであり。

全数整合モードはａ＝１〜ｃ　　ｃａｎｄ、個別整合モ
ートはＪ＝１〜Ｃ−ｋｉｎｄ、ａ＝ｂ（ｊ）とし、距離
をｄ　（ｍ、ａ）で表し を求める。この値Ｖ　（ａ）は候補ａと入力対象との特
徴ベクトルの（重み付き）距離である。

上位候補選出モジュール２５は各文字対応での上位から
決められた複数の文字例えば５文字を選出し出力する。

この上位５文字が読みとった画像データにおける認識結
果となる。

前述した動作は全てパイプライン処理で成されるもので
ある。すなわち画像データを記憶する画像メモリ１０内
の例えば１頁分のデータをパイプライン処理のよって読
み出し、制御モジュール１５で行単位に分割するととも
に、正規化モジュール１６に１文字単位で出力する。そ
の文字車で前述の細線化、線素化、特徴ベクトル化さら
には認識処理を行う。

上位選出モジュール２５は総合評価値に基づいて、候補
に順位をつけ、上位５個を選出するモジュールであり、
入力は連想全数整合モードであるならば（（ａ’、　ｖ
（ａ）　ｌ　ａ’、　ａ　＝　１〜ｃ　　ｅａｎｄを修
正したもの） 個別整数台モードであるならば （（ｊ、　ｖ（ａ）ｌｊ　＝　１〜ｃ　　ｋｉｎｄ、、
ａ　＝　ｂ　（ｊ））（個別整合の総合評価出力） 降／昇順：　（文字連想二人きい順、その他：小さい順
）である、また出力は入力のソート結果の順に並んだ候
補ＩＤ（または入力順序）とその総合評価値である。

前述では係る本発明の実施例のイメージデータ正規化回
路を用いた文字認識装置のシステム構成を用いて説明し
た。以下ではさらに本発明の実施例を用いてその動作を
詳細に説明する。

第３図は本発明の実施例の構成図である。縮小や拡大す
べきデータがドツト列単位（ドツト行単位でもよい）で
Ａ端子に加わり、選択回路３０はそのＡ端子より加わる
データを正規化部３１に選択し出力する。なお図示しな
いが選択回路３２は制御回路等の指示によって端子Ａよ
り加わるデータを選択する。

正規化部３１は並列に加わるドツトデータに対して垂直
方向に正規化を行う。第５図は本発明の実施例の原理説
明図である０例えば１２８ドツト×１２８ドツトの文字
切り出しイメージデータすなわち正規化モジュール入力
データが存在する時、第５図における縦方向のドツト列
単位で順次別わるデータを読み取り縮小する。この縮小
は例えば１２８ドツト×１２８ドツトを６４ドツト×６
４ドツトに変更する場合には、まず一方の辺を６４ドツ
トに変更するため（１次変換）、１２８ドツト単位で読
み取った複数のドツト列のデータをアオ加算して１ドツ
ト列とし出力する。正規化部３１より出力された正規化
データ（この時にはビット数に変化はない）はパラレル
シリアル変換回路３２　（Ｐ／Ｓ）に加わり、シリアル
に変換される。

そのパラレルシリアル変換回路３２によって変換された
シリアルデータは可変長レジスタ３３に加わる。

第１の変換において正規化部３１より１２８ドツトのパ
ラレルデータがパラレルシリアル変換回路３２に加わっ
た時には可変長レジスタ３３はその１２８ドツトのデー
タを第１番目のレジスタに加える。また第２番目（第２
列目）には第２番目のレジスタを加える。

可変長レジスタ３３は拡大縮小をも考慮し、可変長のシ
ストレジスタを複数有しており、第５図の構成において
は１２８ドツト×１２８ドツトが入力した時には１２８
ドツトのシリアルデータが６４回可変長レジスタ３３に
加わる。

すなわち第１次変換においては第７図に示すごとく１２
８ドツト×１２８ドツトが正規化サイズとしてのオア加
算によって先ず第１にＸｌなるドツト列が出力され第２
にＸ２・・・Ｘ６４と合計６４まで行われる。

１次変換が終了すると、可変長レジスタ３３はその結果
を出力する。可変長レジスタ３３の出力は選択回路３０
のＢ＠子にも加わっており、選択回路３０は図示しない
制御回路によりＢ端子に加わるデータを選択し正規化部
３１に入力する。可変長レジスタ３３が出力するデータ
はパラレルシリアル変換回路３２によってドツト単位で
加わったそれぞれ先頭のドツトを出力するので第５図に
示す１２８Ｘ１２８ドツトの１時変換後のデータを記憶
した可変長レジスタ３３は６４ドツト単位でそのデータ
を出力する。

選択回路３３は可変長レジスタ３３の出力を選択するの
で、正規化部３１は６４ドツトで加わるデータを例えば
縮小する。正規化部３１は前述した正規化の動作と同様
であり２次変換の場合には６４ビツトのデータを並列に
取り込んで縮小であるならば複数回のオア加算を行って
出力する。その結果はパラレルシリアル変換回路３２に
加わりシリアルに変換されて可変長レジスタ３３に入力
する。

正規化部３１には６４ドツトのデータが１２８組並列に
加わるが正規化部３１ではその１２８ドツト方向に対し
て縮小を行うので正規化部３１から２次変換後に得られ
る結果は６４ドソ１−ｘ６４ドツトとなる。

パラレルシリアル変換回路３２によって２次変換された
データはシリアルデータに変換される。

そして可変長レジスタ３３に加わり記憶される。

この可変長レジスタに記憶されたデータは、６４×６４
ドツトのデータであり、次の処理例えば細線化モジュー
ル１８等に出力される。

第４図は本発明の実施例の詳細な構成図である。

なお第３図において同一回路は同一符号を付して説明を
省略する。

正規化部３１はアンドゲートＡＮＤ、オアゲートＯＲ、
フリップフロップＦＦより構成される。

アンドゲートＡＮＤの一方の入力には図示しない制御回
路からのゲート制御信号が加わっている。

縮小の場合にはオア加算しなければならず、フリップフ
ロップＦＦの出力をオアゲートに入力するため外部より
ルベルを加える。フリップフロップの出力がアントゲ−
）ＡＮＤに加わっているので、アンドゲートＡＮＤから
はオアゲートＯＲに対しフリップフロップＦＦで記憶し
たデータを入力する。すなわちフリップフロップＦＦに
はアンドゲートＡＮＤ、オアＯＲを介してこのフリップ
フロップＦＦで記憶しているデータを再度入力する。こ
の時、次のドツト行等がオアゲートＯＲに加わっている
のでオアゲートから出力されるデータはそのフリップフ
ロップＦＦが記憶するデータと次のドツト行のデータと
のオア加算結果となる。

これは縮小の場合に、例えば１ドツト列しか黒が存在し
ない時に複数ドツト読み込んでもその同様の位置に黒ド
ツト等が存在するようにするためである。なお第４図の
実施例においては黒ドツトを１、白ドツトを０としてい
るのでオア加算であるがデータから負理論で入力が加わ
る時にはオア加算はアンドゲートとなる。

フリップフロップＦＦで記憶した例えば縮小したデータ
はパラレルシリアル変換回路３２に図示しない制御回路
からの取り込み信号によって取り込まれる。この取り込
み信号の加わる順によって拡大や縮小がなされる。第２
図において説明した変換表作成モジュール１７はその拡
大縮小における取り込み位置を得るための変換表を作成
する回路である。

第６図は正規化部の動作説明図である。変換表ｈ（ｉ）
＊Ｄにおけるｉを順次変化させその時の変換表の値を求
める０例えばｉが１の時にはｈ　（１）　＊　Ｄであり
この値に変更すべきドツト数りを乗算する。

ｈ（１）は０であるのでｈ　（１）　＊　Ｄも０となる
。一方、初期値が１であり、ドツトを取り込むたびに１
インクリメントする変数Ｊに文字の幅Ｗを乗算する。

すなわちＪが変化するたびに文字幅Ｗを累算したΣＷ＝
（ｊＸｗ）を求める。

このΣＷとｈ　（ｉ）　＊　Ｄとを比較しｈ　（ｉ）　
＊　ＤがΣＷより大である時有効とする。ｈ（２）にお
いてはＯであるので無効であり順次■がインクリメント
し３゜４となるがΣＷ＞ｈ（ｉ）＊Ｄであるので無効と
なる。

そしてｉが５となるとｈ（５）は２であるので、ｈ　（
ｉ）＊Ｄは１２８となり比較結果は有効となる。すなわ
ちｈ　（５）　＊　Ｄ　＞ΣＷとなる。この時データを
正規化部３１は出力する。換言するならばパラレルシリ
アル変換回路３２がデータを取り込む。取り込んだ時す
なわち有効となった時変数Ｊは２に変化する。変数Ｊが
変化したのでΣＷを２００にする。

この後、再度ｈ（５）＊Ｄ（＝１２８）がΣＷと大であ
るかを比較する。この比較においてはΣＷが大であるの
で無効となりｉを６とする。このように順次ｉを増やす
とともにデータを取り込むたびに変数Ｊを１インクリメ
ントし順次比較する。以上のような動作により変換表作
成モジュールで得られた結果により文字を正規化するこ
とができる。

なおこの時には前述したごとく変換表作成モジュール１
７において同時に得られた文字幅Ｗで行っている。この
動作を順次行いＪ＝６４まで有効とすることにより、−
力方向への拡大・縮小が成される。

第２図に示した本発明の実施例においては図示しないが
各モジュールにはシステムハス（コントロールバス　（
ＣＯＮＴＲＯＬ　Ｂｕｓ）、アドレスバス（ＡＤＲＥ５
５　Ｂｕｓ）　、データバス（ＤＡＴＡ　　Ｂｕｓ）に
よってシステムＣＰＵの指示が加わっている。各モジュ
ールはローカルＣＰＵを有し、これらのローカルＣＰＵ
はシステムバスとはバスアービタを介してデータの送受
信を行っている。

第８図は本発明の実施例の詳細なシステム構成図である
。システムバス５ＢＵＳはＣＰＵ４０とバスアービタＡ
ＲＤ４１を介して接続している。

なおＣＰＵ４０のローカルバスには前述したバスアービ
タＡＲＤ４１が接続する他に、メモリ４２さらにはトラ
ンシーバ４３を介してデータメモリ４４が接続している
。またデータメモリ４４はシステムバス５ＢＵＳにトラ
ンシーバ４５を介して接続しており、ＣＰＵ４０からの
アクセスに対しても、データをアクセスできるようにし
、さらにはシステムのＣＰＵからもバストランシーバ４
５を介してアクセスできるようになっている。ＣＰＵ４
０はメモリ４２内のＲＯＭにあらかじめ格納されている
プログラムを実行し、モジュールの動作を制御している
。

またＣＰＵ４０はバスアビタ４１を介し前述したシステ
ムバス５ＢＵＳに接続する他に、モジュールバス４６に
接続している。モジュールバス（アドレスバスとデータ
バスよりなる）には２ボ一トＳＲＡＭ４７、共有ＲＡＭ
４８、正規化サイズレジスタ５０、行／列最大値レジス
タ５１さらにはパストランシーバ５２を介して文字バッ
ファ（ＰＩＦＯ５３）に接続している。メモリレジスタ
である２ボー）ＳＲＡＭ４７は変換表作成モジュールの
ＩＤバスに接続し、各種情報が加わるとローカルＣＰＵ
４０に対し割り込みを加え、前記情報が入力したことを
伝える。またこれにより、ＣＰＵ４０はパーソナルハス
５４より加わるデータを変換表ＦＭＦＯ４９や文字バッ
ファ（ＦＩＦＯ）５３に加えるべき制御を行う。

前述した制御により、文字バッファ５３に格納されたデ
ータはバッファ５５を介してパラレルシリアル変換回路
（ＡＬＴＩ、Ｐ／５）５６．５７に加わる。バッファ５
５は１６ビントのデータを１２８ビット単位で出力する
バッファであり、文字バッファ５３から入力する文字パ
ターンデータを順次８ワード（１２８ビツト）記憶し、
それを同時にパラレルシリアル変換回路５６．５７に６
４ビント単位で加える。このパラレルシリアル変換回路
５６．５７がそれぞれ６４ビツトのデータを取り込むべ
きクロックは図示しないが比較器から加わっており、比
較器５９からｂｉｇ、すなわち大を表す信号が加わるた
びにパラレルシリアル変換回路５６．５７はその６４ビ
ツトのデータを取り込む。またレジスタ５１の出力であ
る行／列最大値Ｗを累積加算器５８は累積加算し、比較
器５９に接続する。また変換表ＦＩＦＯ４９は変換表ｈ
　（ｉ）を記憶しており、バレルシフター６０に変換値
を加える。すなわちｈ　（ｉ）の値をバレルシフター６
０に加える。一方正規化サイズＤによってｈ（ｉ）を０
倍するため正規化サイズの値Ｄ（７ビツトデータ）をデ
コーダＤＥＣ６１に入力しデコーダする。本発明の実施
例においては、変換サイズは１６．３２．６４等と２ｆ
ｉで表せるので、このデコーダは変換後サイズをｎにデ
コーダするものである。このデコード値によって、バレ
ルシフター６０は変換表ＦＩＦＯ４９より入力するｈ　
（ｉ）を前述のデコーダ値でシフトするので、結果的に
２ＩＩＸｈ（ｉ）の掛は算がなされ比較器に加わる。こ
の比較器５９はバレルシフター６０より加わる値と累積
加算６０より加わる値とを比較判別する回路であり、バ
レルシフター６０の出力が小さい時に連続したパラレル
シリアル変換回路にバッファ５５で記憶した１２８ビツ
トのデータを取り込みを指示する。またＣＰＵもその結
果を管理し、現在どの状態を実行中であるかを制御する
。

一方、パラレルシリアル変換回路５６．５７によって得
られたそれぞれ６４ビツトのデータは、可変長レジスタ
６１，６２，６３．６４にシリアルデータとして加わる
。この場合可変長レジスタ６１は３２Ｘ６４のシフトレ
ジスタでありパラレルシリアル変換回路５６．５７から
入力する６４ビツトのシリアルデータを６４ビント列を
１ボ位として入力する。例えば−次変換の第１番目にお
いては可変長レジスタ６１．６３が動作し、１２８ビツ
トのデータを６４ビント単位で同時に可変長レジスタ６
１と可変長レジスタ６３は取り込む。

第１次変換において前述した動作で可変長レジスタ６１
，６３，６２．６４にデータが格納され、終了したこと
をＣＰＵ４０は判断すると、続いてパラレルシリアル変
換回路５６に対し可変長レジスタ６１．６２そして可変
長レジスタ６３．６４の順でそれぞれ３２ビント合計６
４をパラレルシリアル変換回路５６に加える。すなわち
、パラレルシリアル変換回路５６．５７より入力した６
４組のシリアルデータの先頭から順次６４ビット単位で
、可変長レジスタ６１〜６ξは再度パラレルシリアル変
換回路５６に加える。−次変換においては１２８Ｘ１２
８のデータがパラレルシリアル変換回路５６．５７に加
わるが、二次変換においては縮小した辺が１列車位で出
力されるので、二次変換ではパラレルシリアル変換回路
５６のみが動作する。なお、この時パラレルシリアル変
換回路５６は前述したと同様に比較器５９に対する比較
結果によってそのデータを取り込みシリアルデータとし
て出力する。図示しないがパラレルシリアル変換回路の
出力は可変長６１．６２をバイパスして変換後バッファ
ＦＩＦＯにパラレルデータとして加える。またあるいは
パラレルシリアル変換回路５６．５７はＡＬＴＩよりな
るのでこの時ＣＰＵよりパラレル出力する支持を加える
ことにより同様に可変長レジスタに加えることもできる
。

以上のような動作によって得られた縮小されたデータは
正規化後のイメージバッファ（Ｆ　Ｉ　ＦＯ）６５に記
憶され、例えばＩＤバスを介して正規化後イメージデー
タが細線化モジュールに加わる。

あるいはバッファ６６、パーソナルバスを介して細線化
モジュールに出力することもできる。

また細線化モジュールに限らず入力した文字データが必
要であるならばバッファ６７を介してパーソナルバスに
データを出力することができる。

なお第８図においては図示しないがパラレルシリアル変
換回路の入力部にオア加算回路を有し、クロックで取り
込む以前に入力するデータをオア加算しその結果を取り
込んでいる。

〔発明の効果〕

以上述べたように本発明によれば簡単な縦横変換回路を
用いて、２回の正規化で文字のデータを正規化するので
、回路は簡単になるとともに、従来のごとくドツト単位
で処理を行っているのではなく並列にカードで行ってい
るので全処理を高速化することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のシステム構成図、第３図は本
発明の実施例の構成図、 第４図は本発明の実施例の詳細な構成図、第５図は本発
明の実施例の原理説明図、第６図は正規化部の動作説明
図、 第７図（Ａ）、（Ｂ）は本発明の実施例の詳細な動作説
明図、 第８図は本発明の実施例の詳細なシステム構成図である
。 ｌ・・・正規化手段、 ２・・・縦横編纂手段。 本発明０原理プロ・／りｍ １　図

Claims (1)

1. 【特許請求の範囲】 １）イメージデータの１ドット列を構成する複数ドット
   の１部が並列に入力し、該データを前記１ラインと垂直
   方向に拡大あるいは縮小する正規化手段（１）と、 該正規化手段（１）より得られた、一方が拡大あるいは
   縮小したイメージデータの縦横を変換し、前記正規化手
   段（１）に再度入力する縦横変換手段（２）とよりなる
   ことを特徴とするイメージデータ正規化回路。 ２）前記正規化手段（１）は並列に入力するドット数分
   のラッチ回路とオアゲート等を有し、縮小の際に入力ド
   ットと前記ラッチ回路の出力データをオア加算して前記
   ラッチ回路に格納することを特徴とする請求項１記載の
   イメージデータ正規化回路。