JPH03268149A - メモリ障害検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 電子装置のメモリ障害の検出方式に関し、電子装置の動
作試験実行中にメモリ障害を検出することが可能なメモ
リ障害検出方式を提供することを目的とし、 共通バスを介してプロセッサに接続される第１のメモリ
部と、第２のメモリ部を備え、前記プロセッサの読出し
サイクル中に前記第１のメモリ部と前記第２のメモリ部
よりそれぞれ読出されたデータを照合するデータ一致監
視手段を備え、前記プロセッサの書込みサイクルでは、
前記第１のメモリ部と前記第２のメモリ部に同時に同一
データを書込み、前記プロセッサの読出しサイクルにお
いて、前記データ一致監視手段により不一致が検出され
たとき、前記共通ハスへは、前記第２のメモリ部からの
読出しデータのみを出力し、該不一致のデータとアドレ
スとを一時記憶回路に蓄積するように構成する。

〔産業上の利用分野〕

本発明は、電子装置のメモリ障害の検出方式に関する。

近年における半導体メモリの集積度の向上、低消費電力
化及び高速化の進展は著しく、これに伴って半導体メモ
リのユーザ側においてもこれらの高性能半導体メモリを
逸早く採り入れた新製品の開発が急テンポで進められて
いる。

このような新製品開発環境の下においては開発中の高性
能メモリの完成を見越して該メモリを採用した製品の設
計が進められることも珍しくない。

しかし、このような開発中の新メモリについては詳細な
使用条件が明確でなかったり、設計目標と実際の性能が
完全に一致しているか否かの評価が終了していない場合
が多く、また半導体メモリが新規に設計される場合には
周辺のハードウェアやソフトウェアも新規に設計される
ことが多いため、新開発半導体メモリを採用した製品の
評価試験を複雑なものとしている。従って、新製品の評
価にあたっては設計過誤や初期不良な起因するメモリ回
路部分の障害を如何に効率良く検出するかが重要となる
。

メモリ回路の障害を検出しようとする場合、従来技術に
おいてはメモリに対して書き込めと読み出しを行ない、
書き込んだデータと読み出したデータを比較するメモリ
試験が一般的となっているが、製品の試験時間に占める
メモリ試験の時間が実績のある半導体メモリを使用した
場合に比して大きな割合を占めることとなる。このため
、かかる新規開発のメモリを使用した場合においても、
メモリ単体の試験に大きな時間を費やすことなく、該メ
モリを使用した電子装置の動作試験の中でメモリ障害が
検出できる効率の良い障害検出方式が必要となっている
。

〔従来の技術〕

第５図は従来技術の構成図で、電子装置の構成の一例を
メモリ回路を中心に示したものである。

第５図において、メモリ回路１内のメモリ部１１ば例え
ば内蔵された関連回路（図示省略）を含めて集積回路（
ＩＣ）化された新規開発のメモリであるとし、該メモリ
部１１を重点にメモリ回路１の試験を実施する場合につ
いて説明する。

従来技術においては、かかるメモリ回路１のメモリ機能
の試験を行なう場合、プロセッサ３が例えばメモリ試験
用のプログラム等を用いてメモリ部１１にデータの書き
込みを行ない、次いで書き込んだデータを読み出して両
者が一致することを確認することによりメモリ機能が正
常であることを確認する。

メモリ部１１に対するデータの書き込みはプロセッサ３
よりアドレスバス４ａを介してアドレスを指定し、コン
トロールバス４ｂにより書き込みの指示を行ない、デー
タバス４ｃに書込データを送ることにより実行する。先
ず、コントロールバス４ｂよりの書き込み指示がライト
／リードコントローラ１４に入力されると、該ライト／
リードコントローラ１４はメモリ部１１に対してＣ３線
よりチップセレクト指示を行なってメモリ１１内の図示
省略されたメモリチップを選択させ、次いでＲＷ線より
書き込みを行なうことを知らせる信号を送出する。更に
、ハスドライバ／レシーバ１２に対してＧ線よりレシー
バ回路（詳細図示省略）のゲートを開がせる信号、ＲＤ
線より書き込のデータが入力されることを知らせる信号
を送り、該ハスドライバ／レシーバ１２をデータ書き込
みが可能な状態にする。

これらに引き続いてデータバス４ｃにデータが送られ、
同時にコントロールバス４ｂ及びライト／り一ドコント
ローラ１４を介してメモリ部１１に対してＷＰ線より書
込パルスを送り、該データをメモリ部１１に書き込む。

複数のデータを書き込む場合は以上の動作を繰り返す。

メモリ部１］に書き込んだ前記データの読み出しは、先
ずプロセッサ３よりアドレスバス４ａを介してメモリ部
１１にデータを読み出すアドレスを指定し、コントロー
ルバス４ｂよりの読み出し指示がライト／リードコント
ローラ１４に入力されると、該ライｌ−／リードコント
ローラ１４はメモリ部１１に対してＣ３線よりチップセ
レクト指示を行なってメモリチップを選択する。次いで
ＲＷ線よりメモリ部１１に対してデータの読み出しを指
示する信号を送出し、更に、バスドライバ／レシーバ１
２に対してＧ綿よりドライバ回路のゲートを開かせる信
号、ＲＤ線より読み出したデータを出力する回路を動作
させる信号を送り、該バスドライバ／レシーバ１２を読
み出したデータを送出できる状態とする。

以」二によりメモリ部１１の指定したアドレスよりデー
タが読み出され、データバス４ｃを介してプロセッサ３
に送られる。複数のデータを読み出す場合は以」二の動
作を繰り返す。

該プロセッサ３においては前記試験プログラムが先に書
き込んだデータと読み出したデータを比較して不一致の
場合はアドレスやデータ内容を記録する（詳細図示省略
）。

従来技術においては以上のようにしてメモリ回路１の試
験を行なうことができるが、上記の如き試験はメモリを
対象とする専用の試験となるため、メモリ試験のために
多大な時間と労力を要する結果となっている。

〔発明が解決しようとする課題〕

従来技術においては、新規に開発された半導体メモリを
開発段階で採用して設計した電子装置についてはメモリ
部分を対象とする試験を行なって設計過誤や初期不良が
ないことを確認しているため、電子装置の試験の中でメ
モリ試験に多大な時間と労力を要するという問題を有し
ていた。

本発明は、電子装置の動作試験実行中にメモリ障害を検
出することが可能なメモリ障害検出方式を提供すること
を目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、■は電子装置の一部を構成するメモリ回路で、プ
ロセッサ３に接続される共通パス４より分岐される第１
のアドレスバス４ａ、コントロールバス４ｂ及びデータ
バス４ｃを介して前記プロセッサ３の制御により書き込
みと読み出しが行なわれる第１のメモリ部１ａを有する
メモリ回路、２は前記電子装置の動作試験を実行する際
に該電子装置に付加して前記メモリ回路１の動作を監視
するメモリ監視回路で、前記共通パス４より分岐される
第２のアドレスバス４ｄ、コントロールハス４ｅ及びデ
ータバス４ｆを介して書き込みと読み出しが行なわれる
第２のメモリ部２１を有する回路、３は電子装置を制御
するプロセッサ、４ば電子装置と前記メモリ回路１及び
メモリ監視回路２などの間でデータの転送などを行なう
共通ハス、４ａ、４ｄは該共通バス４より分岐されるハ
スの一つでプロセッサ３より前記メモリ回路１及びメモ
リ監視回路２内の第１及び第２のメモリ部１１．２１に
対してアドレスを指定する信号が送られる第１及び第２
のアドレスバス、４ｂ、４ｅは同じく前記共通パス４よ
り分岐され、プロセッサ３より前記第１及び第２のメモ
リ部ＬＬ２１に対して書き込みまたは読み出しの制御信
号が送られる第１及び第２のコンＩ・ロールハス、４ｃ
、４ｆは同じく前記共通パス４より分岐され、プロセッ
サ３より前記第１及び第２のメモリ部ＬＬ２１に対して
書き込むデータが送られ、また該第１及び第２のメモリ
部１１２１が記憶しているデータが該プロセッサ３に対
して送出される第１及び第２のデータバスである。

１１〜１３はメモリ回路１内の各部で、１１は半導体（
Ｉ’Ｃ）メモリなどで構成される第１のメモリ部、１２
は前記第１のメモリ部１１と前記第１のデータバス４ｃ
の間において制御信号により該第１のメモリ部１１の読
み出しデータを該第１のデータバス４Ｃに送出せしめな
いように制御することができる第１のデータ送出制御手
段、１３は第１のメモリ部１１と前記第１のデータ送出
制御手段１２の間でデータを転送する第１の内部データ
バスである。

２１〜２５はメモリ監視回路２内の各部で、２１は半導
体（Ｉ　Ｃ）メモリなどで構成される第２のメモリ部、
２２は前記第２のメモリ部２１と前記第２のデータバス
４ｆの間において制御信号により該第２のメモリ部２１
の読み出しデータを該第２のデータバス４ｆに送出せし
めないように制御することができる第２のデータ送出制
御手段、２３は前記プロセッサ３の制御卸により読み出
しが行なわれたときに、前記メモリ回路１より読み出さ
れるデータを前記第２のデータバス４ｆを介して入力す
るとともに、第２のメモリ部２１より読み出されるデー
タを内部バス２５を介して入力し、両データを比較して
両データが一致している場合に第２のメモリ部２１の読
み出しデータを該第２のデータバス４ｆに送出せしめな
いようにする制御信号を前記第２のデータ送出制御手段
２２に送出し、不一致の場合に不一致を生じたアドレス
とデータを記憶せしめるための指示信号を障害データ記
憶手段２４に送出するとともに、第２のメモリ部２１の
読み出しデータを前記第２のデータバス４ｆに送出させ
、第１のメモリ部１１の読み出しデータを前記第１のデ
ータバス４ｃに送出せしめないように制御する制御信号
を前記第１及び第２のデータ送出制御手段１２゜２２に
送出するデータ一致監視手段、２４は該データ一致監視
手段２３より前記指示信号を受信したときにプロセッサ
３より第２のアドレスバス４ｄを介して入力されたアド
レスと第２のデータバス４ｆを介して人力された前記第
１のメモリ部１１よりの読出データを記憶する障害デー
タ記憶手段、２５は第２のメモリ部２１と前記第２のデ
ータ送出制御手段２２の間でデータを転送する第２の内
部データバスである。

〔作　用〕

第１図においてメモリ回路１は電子装置を構成するメモ
リ回路で、該メモリ回路１内のメモリ部１１は例えば内
蔵された関連回路（図示省略）を含めて新規開発された
メモリである。一方、メモリ監視回路２は前記メモリ回
路１を使用して電子装置の動作試験を実施する場合に前
記メモリ部１１の障害を検出するために使用する試験用
のメモリ回路であり、該メモリ監視回路２内のメモリ部
２１には使用実績のあるメモリを用いる。

以下、メモリ回路１のメモリ部１１の障害を検出する場
合の作用について説明する。なお、特に混同を招く恐れ
がない限り、「第１」または「第１ ２」の記述を省略する。

第１図におけるメモリ障害の検出はメモリ回路１のメモ
リ機能の試験において行なわれるものではなく、電子装
置の動作試験中にメモリ回路１が使用された際に障害が
あればこれを検出するというものである。

前記の動作試験中にプロセッサ３がメモリ回路１のメモ
リ部１１にデータを書き込む場合、アドレスバス４ａ及
びコントロールバス４ｂによりメモリ部１１のアドレス
を指定し、書き込み制御を行ない、データバス４Ｃにデ
ータを送ってデータを書き込む。このとき、これらの情
報、制御信号及びデータは共通バス４を介してメモリ監
視回路２のメモリ部２１に対しても送出され、メモリ回
路１とメモリ監視回路２のメモリ部１．１．２１は同一
アドレスに同一データが同時に書き込まれる。

次にプロセッサ３がメモリ回路１のメモリ部１１より記
憶されているデータを読み出す場合、アドレスバス４ａ
及びコントロールバス４ｂを介してメモリ部１１よりデ
ータを読み出すが、読み出され１ま たデータはデータバス４ｃを介してプロセッサ３に送ら
れる。このとき、読み出されたデータはデータバス４ｃ
、共通バス４及びデータバス４ｆを通ってメモリ監視回
路２のデータ一致監視手段２３に入力される。

このとき、プロセッサ３よりの読み出し制御によりメモ
リ監視回路２のメモリ部２１の同一アドレスより同一デ
ータが同時に読み出されるが、通常状態においてはデー
タ送出制御手段２２がメモリ部２１より読み出されるデ
ータをデータバス４ｆに送出しないように制御している
ため、メモリ部２１より読み出されたデータは共通バス
４に送出されず、従って、プロセッサ３はメモリ回路１
のメモリ部１１より読み出されたデータのみを受けるが
、該プロセッサ３はこの段階ではまだデータの読み込み
は行なわない。

一方、メモリ監視回路２においてはメモリ部２１より読
み出されたデータは内部データバス２５を通って前記デ
ータ一致監視手段２３に入力され、データバス４ｆを介
して入力されたメモリ回路１より読み出されたデータと
比較される。比較結果が一致している場合は動作はその
まま続行される。しかし、もし前記２つのデータが不一
致であった場合には該データ一致監視手段２３はメモリ
回路１のデータ送出制御手段１２に対して制御信号を送
り、メモリ部１１よりのデータをデータバス４Ｃに送出
しないように制御し、また同時にデータ送出制御手段２
２に対しても制御信号を送り、メモリ部２１より読み出
されたデータをデータバス４ｆに送出さセるように制御
する。このため、共通バス４を介してプロセッサ３には
メモリ監視回路２内のメモリ部２１より読み出されたデ
ータが入力される。該プロセッサ３はこのあと受信した
データの読み込みを行なう。即ち、メモリ回路１とメモ
リ監視回路２より読み出されたデータが不一致の場合、
プロセッサ３はメモリ監視回路２より読み出されたデー
タの方を使用する。

メモリ監視回路２のデータ一致監視手段２３はデータの
不一致を検出したとき、障害データ記憶手段２４に対し
て不一致を生したアドレスとデータを記憶させる指示信
号を送出する。該障害データ記憶手段２４はデータバス
４ｃを通して送られてきたメモリ回路１のメモリ部１１
の続出データとアドレスバス４ｄに送られてきているア
ドレス情報を記憶する。

以上の如く、メモリ回路１とメモリ監視回路２のデータ
が不一致の場合は、実績のあるメモリ部２１より読み出
されたデータを用いて動作試験をそのまま継続するので
効率の良い試験を行なうことができ、またメモリ障害は
後刻前記障害データ記憶手段２４を読み取ることによっ
てまとめて分析ができる。更に、動作試験を通じてメモ
リ障害が検出できるためメモリ機能のみの試験を最低限
に止めることが可能となり、試験の効率が大きく向上す
る。

〔実施例〕

第２図は本発明の一実施例の構成図、第３図は本発明の
実施例のタイムチャート、第４図は本発明の適用例の電
子装置構成図である。

５ 図中、全図を通じて同一対象物には同一記号を用い、１
４はメモリ回路１のライト／リードコントローラ、２６
はメモリ監視回路２のライト／リードコントローラ、２
７は制御信号線、３１はマイクロ・プロセッサ、３２は
メモリ・パッケージ、３３は拡張用パッケージスペース
、３４は保守用コンソール制御パッケージ、３５は保守
用コンソール、３６は通話路スイッチ、３７は通話路ス
イッチ制御装置、３８は共通バスである。なお、メモリ
回路１のバスドライバ／レシーバ１２とライト／リード
コントローラ１４及びメモリ監視回路２のハスドライバ
／レシーバ２２とライト／リードコントローラ２６はそ
れぞれ第１図のデータ送出制御手段１２及び２２の役割
を含むものである。また、第２図中の■〜０は第３図に
電位レベルを図示した点である。

第４図は本発明が適用される電子装置の一例として小容
量ＰＢＸ　（構内交換機）の構成図を示したものである
。本発明を適用する場合にはメモリ・パッケージ３２が
新規に開発された半導体メモリを搭載したメモリ回路１
（第１図、第２図）に該６ 当する。また拡張用パッケージスペース３３は将来メモ
リパッケージ等を実装するために予め設けられているも
のであるが、本発明を適用する場合、このスペースに第
１図、第２図のメモリ監視回路２を実装して動作試験を
行なう。

先ず、第２図において電子装置の動作試験中にプロセッ
サ３がメモリ回路１のメモリ部１１にデータを書き込む
場合を第３図（１）を併用して説明するが、第３図（１
）より明らかな如く、メモリ回路１とメモリ監視回路２
に対して全く同一の動作が行なわれるのでメモリ回路１
のメモリ部１１に対する書き込み動作のみを説明する。

プロセッサ３がメモリ回路１のメモリ部１１にデータを
書き込む場合、アドレスバス４ａに第３図（１）の■に
示す如くアドレス情報を送出する。次いでプロセッサ３
はコントロールハス４ｂに書き込みのための制御信号を
送出するが、該制御信号はライト／リードコントローラ
１４においてデコードされてバスドライバ／レシーバ１
２及びメモリ部１１に送出される。

書き込め制御信号のうち、先ずメモリ部１１内の選択す
べきメモリチップ（図示省略）に対してＬレベルのＣ３
ｌ（チップセレクト）信号を送り、メモリチップを選択
する（第３図（１）−■）。次いでＬレベルのＣ１（ゲ
ート）信号によりバスドライバ／レシーバ１２のゲート
を開き、ＲＤｌ、（リード）信号を及びＲＷＩ　　（リ
ード／ライ１−選別）信号をＬレベルとしてメモリ部１
１を書き込みを行なう状態とする　（第３図（１）−■
■■）。

上記の状態で第３図（１）の■に示す如（データバス４
ｃにデータが送られ、ＷＰＩ（ライトパルス）によって
メモリ部１１に書き込まれる（第３図（１）−■）。な
お、以上と平行してメモリ監視回路２のメモリ部２１の
全く同一アドレスに同一データが書き込まれる。

次にプロセッサ３がメモリ回路１のメモリ部１１より記
憶されているデータを読み出す場合でメモリ回路１とメ
モリ監視回路２の各メモリ部ＩＬ２１よりの続出データ
が一致している場合の動作について第３図（２）を併用
して説明する。

プロセッサ３は共通ハス４を介してアドレスバス４ａ、
４ｄにアドレス情報を送出する（第３図（２）■■）。

次にコントロールハス４ｂ、４ｅ及びライト／リードコ
ントローラ１４．２４　を介してメモリ部１１及びメモ
リ部２１内の選択すべきメモリチップ（図示省略）に対
してＬレベルのＣ３Ｉ、ＣＳ２信号を送り、メモリチッ
プを選択する（第３図（２）■＠）。次いでＲＤＩ、Ｒ
Ｄ２信号及びＲＷＩＲＷ２　（リード／ライト選別）信
号をＩ］レベルとして読み出し状態とし、メモリ部ＬＬ
２１の読み出しを開始させる　（第３図（２）−■■■
■）。

上記の状態で第３図（２）の■■に示す如くメモリ部Ｉ
Ｌ２１よりデータの読み出しが開始されるが、メモリ部
１１より読み出されたデータはＬレベルのＧ１信号によ
りハスドライバ／レシーバ１２のゲートを開き、内部デ
ータバス１３．バスドライバ／レシーバ１２．データバ
ス４ｃ、共通バス４を通ってプロセッサ３に送られるが
、同時に共通ハス４よりデータバス４ｆを経てメモリ監
視回路２内のデータ一致監視回路２３に入力される。ま
た、メモリ９ 監視回路２のメモリ部２１より読み出されたデータも内
部データバス２５を通って該データ一致監視回路２３に
入力され、前記メモリ部１１の続出データと比較される
。なお、この状態においては第３図（２）の［相］に示
す如くライト／リードコンＩ・ローラ２６よりＧ２線に
Ｈレベルが送出されており、バスドライバ／レシーバ２
２のゲートが閉じられているためメモリ部２１より読み
出されたデータはデータバス４ｆに送出されない（第３
図（２）　−＠）。

データ一致監視回路２３におけるメモリ部１１及びメモ
リ部２１の続出データの比較は、内部ストローブ［相］
の人力時に行なわれ、両データが一致していればそのま
ま進行し、時刻Ｔ、においてデータバス４ｃに送出され
ているデータがプロセッサ３によって読み取られる。

第３図（３）は上記においてメモリ部１１及びメモリ部
２１の読出データが不一致であった場合のタイムヂャー
トであり、以下にこれを説明する。

データー政監視回路２３に内部ストローブ■が入力され
たときにデータが不一致であることが判明０ すると、データ一致監視回路２３よりライト／リードコ
ントローラ２６に対して不一致検出時の制御を行なわせ
る制御情報を出力する。該制御信号を受信したライト／
リードコントローラ２６はＷＦ２線を介して障害データ
記憶回路２４にパルスを出力しく第３図（３）＝［相］
）、該障害データ記憶回路２４はアドレスバス４ｄに送
られてきているアドレス情報とデータバス４ｆに送られ
てきているメモリ回路１の続出データを記憶するととも
に、該アドレス情報とデータを含むエラー情報を出力す
る（第３図（３）　−＠　）。

また、エラー情報の記憶を終わった時点にライト／リー
ドコントローラ２６はメモリ回路１のライト／リードコ
ントローラ１４に対してエラー情報線２７を介して制御
情報を送り、該ライ１−／リードコントローラ１４より
バスドライバ／レシーバ１２に対してＩ、レベルを送出
していた０１線をＨレベルに変えさせる。これによって
バスドライバ／レシーバ１２はゲートが閉じられ、メモ
リ部１１よりの読出データはデータバス４ｃに送出され
なくなる　（第３図（２）−■■）。

また、メモリ監視回路２のライト／リードコン１０−ラ
２６はハスドライバ／レシーバ２２に対するＧ２線の電
位をＨレベルからＬレベルに変え、該パスドライバ／１
／シーバ２２のゲートを開かせるため、メモリ部２１よ
りの読出デ・−夕がデータバス４ｆを経てプロセンザ３
に送られ（第３図（２）−＠）■）、試験はそのまま継
続される。

以」二の如く、本発明においては、不一致が検出された
場合は、評価が充分でないメモリ部１１の方に原因があ
ると判断し、充分な使用実績のあるメモリ部２１のデー
タを使用して動作試験を継続させる。このため、動作試
験はメモリ障害発生の都度中断されることがな（、試験
の効率が向上する。

また障害内容は障害データ記憶回路２４に配縁されてい
るため、後刻該障害データ記憶回路２４より読み出し、
まとめて分析することができるため、障害分キバも効率
良〈実施することができる。

なお、第３財においては説明の便から、信号レベルを必
要時点で変化させているが、一部の信号、例えばＣ１，
０２線等については平常Ｉ］レベルとし、ゲー）〜を開
くときのみＬレベルとしてもよく、読の出しサイクルの
ＲＤＩは前のサイクルも読み出しサイクルであればＨレ
ベルが継続した状態となる、など第３図と部分的に異な
る場合がある。

これらは本発明の実施上の問題とはならない。

以」二、第２図及び第３図により本発明の詳細な説明し
たが、第２図及び第３図はあくまで本発明の一実施例に
過ぎず、構成及び動作がこれらと異なる例も多く想定さ
れる。例えばチップセレクト情報をアドレスバスを介し
て送出する方法を用いたり、データ一致監視回路２３よ
り不一致時の制御信号の伝達ルー（・を変更しても本発
明が適用可能であることば明らかであり、本発明はこれ
らの変形を排除するものではない。

〔発明の効果〕

以上説明したよ１うに、本発明によれば、電子装置に性
能評価が充分でない新規開発のメモリを採用した場合な
どにおいて、該電子装置の動作試験３ ４ の中でメモリ障害を検出することが可能となるため、メ
モリ機能のみの試験を最低限に止めることができ、かつ
メモリ障害発生の都度試験を中断する必要がなくなるた
め、かかる電子装置の試験効率の向上に資するところが
大きい。

１２、　２２ １．３．２５ ３ ４ である。

データ送出制御手段 内部データバス データ一致監視手段 障害データ記憶手段

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
構成図、第３図は本発明の実施例タイムチャート、第４
図は本発明の適用例電子装置構成図、第５図は従来技術
の構成図である。 図中、 ４ａ、４６ ｂ　　４ｅ ４ｃ、４ｆ １１　　２１ メモリ回路 メモリ監視回路 プロセッサ 共通ハス アドレスハス コントロールパス データバス メモリ部

Claims (1)

1. 【特許請求の範囲】 共通バス（４）を介してプロセッサ（３）に接続される
   第１のメモリ部（１１）と、 第２のメモリ部（２１）を備え、 前記プロセッサの読出しサイクル中に前記第１のメモリ
   部と前記第２のメモリ部よりそれぞれ読出されたデータ
   を照合するデータ一致監視手段（２３）を備え、 前記プロセッサの書込みサイクルでは、前記第１のメモ
   リ部と前記第２のメモリ部に同時に同一データを書込み
   、 前記プロセッサの読出しサイクルにおいて、前記データ
   一致監視手段により不一致が検出されたとき、前記共通
   バスへは、前記第２のメモリ部からの読出しデータのみ
   を出力し、該不一致のデータとアドレスとを一時記憶回
   路（２４）に蓄積することを特徴とするメモリ障害検出
   方式。