JPH03268433A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03268433A JPH03268433A JP2068896A JP6889690A JPH03268433A JP H03268433 A JPH03268433 A JP H03268433A JP 2068896 A JP2068896 A JP 2068896A JP 6889690 A JP6889690 A JP 6889690A JP H03268433 A JPH03268433 A JP H03268433A
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- JP
- Japan
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- film
- base
- semiconductor substrate
- emitter
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既 要〕
バイポーラトランジスタの構造の改良に関し、ポリシリ
コン膜のオーバーハング発生の原因となるＣＶＤシリコ
ン酸化膜の代わりに、シリコン窒化膜を用いることによ
りバリア層の切れ目の発生を防止し、エミッタ、ベース
間の短絡を防止することが可能となる半導体装置の提供
を目的とし、半導体基板と、該半導体基板上に選択的に
形成した素子分離絶縁膜と、該半導体基板と該素子骨に
１絶縁膜上に形成したベース引き出し電極と、該ベース
引き出し電極上に形成した絶縁層と、該半導体基板を表
出するように、該ベース引き出し電極及び該絶縁層に設
けたエミッタ窓と、該エミッタ窓に面した該ベース引き
出し電極の側壁に形成した第１の絶縁膜と、該エミッタ
窓に面した該絶縁膜と該第１の絶縁膜との側壁に形成し
たシリコン窒化膜からなる第２の絶縁膜と、該第２の絶
縁膜の側壁に形成した第３の絶縁膜とを有するよう構成
する。
コン膜のオーバーハング発生の原因となるＣＶＤシリコ
ン酸化膜の代わりに、シリコン窒化膜を用いることによ
りバリア層の切れ目の発生を防止し、エミッタ、ベース
間の短絡を防止することが可能となる半導体装置の提供
を目的とし、半導体基板と、該半導体基板上に選択的に
形成した素子分離絶縁膜と、該半導体基板と該素子骨に
１絶縁膜上に形成したベース引き出し電極と、該ベース
引き出し電極上に形成した絶縁層と、該半導体基板を表
出するように、該ベース引き出し電極及び該絶縁層に設
けたエミッタ窓と、該エミッタ窓に面した該ベース引き
出し電極の側壁に形成した第１の絶縁膜と、該エミッタ
窓に面した該絶縁膜と該第１の絶縁膜との側壁に形成し
たシリコン窒化膜からなる第２の絶縁膜と、該第２の絶
縁膜の側壁に形成した第３の絶縁膜とを有するよう構成
する。
本発明は、半導体装置に係り、特にバイポーラトランジ
スタの構造の改良に関するものである。
スタの構造の改良に関するものである。
近年のバイポーラトランジスタにおいては、トランジス
タの微細化のために外部ベースと自己整合されて形成し
たエミッタを用いることが多い。
タの微細化のために外部ベースと自己整合されて形成し
たエミッタを用いることが多い。
このようなトランジスタにおいては、通常エミッタ間隔
は０．２〜０．８μｍ程度に形成されるためエミッタ部
の形状の良否がトランジスタの動作の良否、ひいては半
導体装置の歩留まりに大きな影響を与えている。
は０．２〜０．８μｍ程度に形成されるためエミッタ部
の形状の良否がトランジスタの動作の良否、ひいては半
導体装置の歩留まりに大きな影響を与えている。
以上のような状況からエミッタ部をできる限り安定した
プロセスによって形成することが要望されている。
プロセスによって形成することが要望されている。
〔従来の技術〕
従来の半導体装置の製造方法を第３図により工程順に詳
細に説明する。
細に説明する。
まず第３図ｆａ）に示すように半導体基板１１の表面に
トランジスタ形成領域を画定するフィールド酸化膜１２
を形成し、全表面にポリシリコン膜１３を形成した後、
半導体基板１１の表面にベース領域１１ａを形成するた
めにイオンを注入する。更にその表面にＣＶＤシリコン
酸化膜１４を形成した後、フォトリソグラフィー技術を
用いてエミッタ領域を窓開けし、熱処理を行ってポリシ
リコン膜１３の側壁及び半導体基板１１の表面にベース
シリコン酸化膜１５を形成する。
トランジスタ形成領域を画定するフィールド酸化膜１２
を形成し、全表面にポリシリコン膜１３を形成した後、
半導体基板１１の表面にベース領域１１ａを形成するた
めにイオンを注入する。更にその表面にＣＶＤシリコン
酸化膜１４を形成した後、フォトリソグラフィー技術を
用いてエミッタ領域を窓開けし、熱処理を行ってポリシ
リコン膜１３の側壁及び半導体基板１１の表面にベース
シリコン酸化膜１５を形成する。
つぎに第３図（ｂｌに示すようにこの窓内の側壁及びＣ
ＶＤシリコン酸化膜１４の表面に、自己整合によりＣＶ
Ｄシリコン酸化膜１６を形成し、その表面に同様な自己
整合によりポリシリコン膜１７を形成する。
ＶＤシリコン酸化膜１４の表面に、自己整合によりＣＶ
Ｄシリコン酸化膜１６を形成し、その表面に同様な自己
整合によりポリシリコン膜１７を形成する。
ついで第３図（Ｃ１に示すように、全面エツチングを行
ってバイポーラトランジスタ形成領域のＣＶＤシリコン
酸化膜１６の側壁にのみエミッタを自己整合するための
ポリシリコン膜１７を残存させる。
ってバイポーラトランジスタ形成領域のＣＶＤシリコン
酸化膜１６の側壁にのみエミッタを自己整合するための
ポリシリコン膜１７を残存させる。
この全面エツチング処理の際に半導体基板１１の表面に
生じたダメージを除去し、次工程に形成するポリシリコ
ン膜形成の前処理として弗酸によるウェットエツチング
を行うと、第３図（ｄ＋に示すように半導体基板１１の
表面のベースシリコン酸化膜１５及びその表面に形成さ
れているＣＶＤシリコン酸化膜１６が弗酸によりエツチ
ングされてポリシリコン膜１７のオーバーハング１７ａ
が生じる。
生じたダメージを除去し、次工程に形成するポリシリコ
ン膜形成の前処理として弗酸によるウェットエツチング
を行うと、第３図（ｄ＋に示すように半導体基板１１の
表面のベースシリコン酸化膜１５及びその表面に形成さ
れているＣＶＤシリコン酸化膜１６が弗酸によりエツチ
ングされてポリシリコン膜１７のオーバーハング１７ａ
が生じる。
更に第３図ｆｅ）に示すように、ポリシリコン膜１８を
形成する。この際上記のポリシリコン膜１７のオーバー
ハング１７ａが大きい場合にはこのポリシリコン膜１８
がこのオーバーハング１７ａの下部に完全に充満しない
場合が生じる。
形成する。この際上記のポリシリコン膜１７のオーバー
ハング１７ａが大きい場合にはこのポリシリコン膜１８
がこのオーバーハング１７ａの下部に完全に充満しない
場合が生じる。
ここでポリシリコン膜１８を透過してイオンを注入し、
半導体基板１１の表面にエミッタ領域１１． ｂを形成
する。
半導体基板１１の表面にエミッタ領域１１． ｂを形成
する。
最後にバリア層となる窒化チタン層１９及びアルミニウ
ム層２０を積層して形成してバイポーラトランジスタの
形成が完了する。
ム層２０を積層して形成してバイポーラトランジスタの
形成が完了する。
しかしながら、このポリシリコン膜１７のオーバーバン
ク１７ａが大きく、このオーバーハング１７ａの下部に
ポリシリコン膜１８が完全に充満しない場合には、窒化
チタン層１９が完全に形成されないで切れ目が生じる場
合がある。
ク１７ａが大きく、このオーバーハング１７ａの下部に
ポリシリコン膜１８が完全に充満しない場合には、窒化
チタン層１９が完全に形成されないで切れ目が生じる場
合がある。
以上説明した従来の半導体装置においては、第４図に示
すようにバイポーラトランジスタ形成領域におけるベー
スとエミッタとを絶縁するベースシリコン酸化膜１５及
びＣＶＤシリコン酸化Ｊｌ！、！１６が、半導体基板１
１の表面の弗酸によるウエソトエノナング処理の際にエ
ツチングされ、エミッタ電極となるポリシリコン膜１７
にオーバーハング１７ａが生じ、このオーバーハング１
７ａの下部に形成するポリシリコン膜１３が完全に形成
されないから、その上に形成するバリア層となる窒化チ
タン層が完全に形成されず切れ目が生じるので、この窒
化チタン層の上に形成するアルミニウム層がこの窒化チ
タン層の切れ目から拡散してエミッタとベースとが短絡
してバイポーラトランジスタが不良になるという問題点
があった。
すようにバイポーラトランジスタ形成領域におけるベー
スとエミッタとを絶縁するベースシリコン酸化膜１５及
びＣＶＤシリコン酸化Ｊｌ！、！１６が、半導体基板１
１の表面の弗酸によるウエソトエノナング処理の際にエ
ツチングされ、エミッタ電極となるポリシリコン膜１７
にオーバーハング１７ａが生じ、このオーバーハング１
７ａの下部に形成するポリシリコン膜１３が完全に形成
されないから、その上に形成するバリア層となる窒化チ
タン層が完全に形成されず切れ目が生じるので、この窒
化チタン層の上に形成するアルミニウム層がこの窒化チ
タン層の切れ目から拡散してエミッタとベースとが短絡
してバイポーラトランジスタが不良になるという問題点
があった。
本発明は以上のような状況から、ポリシリコン膜のオー
バーハング発生の原因となるＣＶＤシリコン酸化膜の代
わりに、シリコン窒化膜を用いることによりバリア層の
切れ目の発生を防止し、エミッタ、ベース間の短絡を防
止することが可能となる半導体装置の提供を目的とした
ものである。
バーハング発生の原因となるＣＶＤシリコン酸化膜の代
わりに、シリコン窒化膜を用いることによりバリア層の
切れ目の発生を防止し、エミッタ、ベース間の短絡を防
止することが可能となる半導体装置の提供を目的とした
ものである。
本発明の半導体装置は、半導体基板と、この半導体基板
上に選択的に形成した素子分離絶縁膜と、この半導体基
板とこの素子分動絶縁膜上に形成したベース引き出し電
極と、このベース引き出し電極上に形成した絶縁層と、
この半導体基板を表出するように、このベース引き出し
電極及び絶縁層に設けたエミッタ窓と、このエミッタ窓
に面したこのベース引き出し電極の側壁に形成した第１
の絶縁膜と、このエミッタ窓に面したこの絶縁膜と第１
の！ｆ！！縁膜との側壁に形成したシリコン窒化膜から
なる第２の絶縁膜と、この第２の絶縁膜の側壁に形成し
た第３の絶縁膜とを有するよう構成する。
上に選択的に形成した素子分離絶縁膜と、この半導体基
板とこの素子分動絶縁膜上に形成したベース引き出し電
極と、このベース引き出し電極上に形成した絶縁層と、
この半導体基板を表出するように、このベース引き出し
電極及び絶縁層に設けたエミッタ窓と、このエミッタ窓
に面したこのベース引き出し電極の側壁に形成した第１
の絶縁膜と、このエミッタ窓に面したこの絶縁膜と第１
の！ｆ！！縁膜との側壁に形成したシリコン窒化膜から
なる第２の絶縁膜と、この第２の絶縁膜の側壁に形成し
た第３の絶縁膜とを有するよう構成する。
即ち本発明においては、ベースシリコン酸化膜及びＣＶ
Ｄシリコン酸化膜の側壁に、エミッタとベースとを絶縁
するサイドウオールとなるシリコン窒化膜を形成するの
で、半導体基板の表面に生じたダメージの除去や、ポリ
シリコン膜形成の前処理のために弗酸によるウェットエ
ツチングを行う場合においても、第１図に示すようにシ
リコン窒化膜６が弗酸によりエツチングされないから、
オーバーハング６ａがベースシリコン酸化膜５にのみ生
じるので、この後に形成するポリシリコン膜が完全にこ
のオーバーハングの下部に充満し、窒化チタン層を形成
した場合に窒化チタン層に切れ目が生じなくなり、アル
ミニウム層がこの切れ目を通って拡散することがなくな
り、エミッタとベースの短絡を防止することが可能とな
る。
Ｄシリコン酸化膜の側壁に、エミッタとベースとを絶縁
するサイドウオールとなるシリコン窒化膜を形成するの
で、半導体基板の表面に生じたダメージの除去や、ポリ
シリコン膜形成の前処理のために弗酸によるウェットエ
ツチングを行う場合においても、第１図に示すようにシ
リコン窒化膜６が弗酸によりエツチングされないから、
オーバーハング６ａがベースシリコン酸化膜５にのみ生
じるので、この後に形成するポリシリコン膜が完全にこ
のオーバーハングの下部に充満し、窒化チタン層を形成
した場合に窒化チタン層に切れ目が生じなくなり、アル
ミニウム層がこの切れ目を通って拡散することがなくな
り、エミッタとベースの短絡を防止することが可能とな
る。
以下第２図により本発明の一実施例の半導体装置の製造
方法を工程順に詳細に説明する。
方法を工程順に詳細に説明する。
まず第２図ｆａｔに示すように半導体基板１の表面にト
ランジスタ形成領域を画定するフィールド酸化膜２を形
成し、全面に膜厚３，０００人のポリシリコン膜３を形
成し、更にその表面に膜厚５，０００人のＣＶＤシリコ
ン酸化膜４を形成した後、フォトリソグラフィー技術を
用いてベース及びエミッタ領域を窓開けし、熱処理を行
ってポリシリコン膜３の側壁及び半導体基板１の表面に
膜厚２５０人のベースシリコン酸化膜５を形成する。
ランジスタ形成領域を画定するフィールド酸化膜２を形
成し、全面に膜厚３，０００人のポリシリコン膜３を形
成し、更にその表面に膜厚５，０００人のＣＶＤシリコ
ン酸化膜４を形成した後、フォトリソグラフィー技術を
用いてベース及びエミッタ領域を窓開けし、熱処理を行
ってポリシリコン膜３の側壁及び半導体基板１の表面に
膜厚２５０人のベースシリコン酸化膜５を形成する。
ここでポリシリコン膜３及びＣＶＤシリコン酸化膜４を
透過してイオンを注入し、半導体基板ｌの表面にベース
領域１ａを形成する。
透過してイオンを注入し、半導体基板ｌの表面にベース
領域１ａを形成する。
ここまでは従来の半導体装置の製造方法と同じである。
つぎに第２図（ｂｌに示すようにこの窓内の側壁及びＣ
ＶＤシリコン酸化膜４の表面に、膜厚１，４５０人のシ
リコン窒化膜６を形成し、更にその表面に同様に膜厚１
、６００人のポリシリコン膜７を形成する。
ＶＤシリコン酸化膜４の表面に、膜厚１，４５０人のシ
リコン窒化膜６を形成し、更にその表面に同様に膜厚１
、６００人のポリシリコン膜７を形成する。
ついで第２図（Ｃ）に示すように、全面エツチングを行
ってバイポーラトランジスタ形成領域のシリコン窒化膜
６の側壁にのみエミッタ電極となるポリシリコン膜７を
残存させる。
ってバイポーラトランジスタ形成領域のシリコン窒化膜
６の側壁にのみエミッタ電極となるポリシリコン膜７を
残存させる。
この全面エツチング処理の際に半導体基板ｌの表面に生
したダメージを除去するよう、或いは、次工程に形成す
るポリシリコン膜形成の前処理として弗酸によるウェッ
トエツチングを行うと、第２図（ｄｉに示すように半導
体基板１の表面のベースシリコン酸化膜５のみが弗酸に
よりエツチングされてシリコン窒化膜６のオーバーハン
グ６ａが生じる。
したダメージを除去するよう、或いは、次工程に形成す
るポリシリコン膜形成の前処理として弗酸によるウェッ
トエツチングを行うと、第２図（ｄｉに示すように半導
体基板１の表面のベースシリコン酸化膜５のみが弗酸に
よりエツチングされてシリコン窒化膜６のオーバーハン
グ６ａが生じる。
更に第２図ｔｅ）に示すように、膜厚１ 、０００人の
ポリシリコン膜８を形成する。この際上記のシリコン窒
化膜６のオーバーハング６ａは非常に微細であるから、
このポリシリコン膜８はこのオーバーハング６ａの下部
に完全に充満する。
ポリシリコン膜８を形成する。この際上記のシリコン窒
化膜６のオーバーハング６ａは非常に微細であるから、
このポリシリコン膜８はこのオーバーハング６ａの下部
に完全に充満する。
ここでポリシリコン膜８を透過してイオンを注入し、半
導体基板ｌの表面に自己整合的にエミッタ領域１ｂを形
成する。
導体基板ｌの表面に自己整合的にエミッタ領域１ｂを形
成する。
最後にバリア層となる窒化チタン層９及びアルミニウム
層１０を積層して形成してバイポーラトランジスタの形
成が完了する。
層１０を積層して形成してバイポーラトランジスタの形
成が完了する。
このように弗酸によるウェットエツチングを行った場合
に、半導体基板１の表面に形成されるオーバーハング６
ａがベースシリコン酸化膜５の厚さのみで非常に微細で
あるから、ポリシリコン膜８をこのオーバーハング６ａ
の下部に完全に充満させることができ、その後に形成す
る窒化チタン層９に切れ目が生じなくなり、したがって
その上に形成するアルミニウム層１０がこの切れ目を通
って拡散しなくなるので、エミッタ、ベース間の短絡を
防止することが可能となる。
に、半導体基板１の表面に形成されるオーバーハング６
ａがベースシリコン酸化膜５の厚さのみで非常に微細で
あるから、ポリシリコン膜８をこのオーバーハング６ａ
の下部に完全に充満させることができ、その後に形成す
る窒化チタン層９に切れ目が生じなくなり、したがって
その上に形成するアルミニウム層１０がこの切れ目を通
って拡散しなくなるので、エミッタ、ベース間の短絡を
防止することが可能となる。
以上の説明から明らかなように本発明によれば、エミッ
タとベースの絶縁膜としてシリコン窒化膜を用いること
により、弗酸処理の際に発生するポリシリコン膜のオー
バーハングを減少させ、バリア層に切れ目を発生させな
いようにすることができるので、アルミニウムの拡散に
よるエミッタとベースの短絡障害を防止することが可能
となる利点があり、著しい経済的及び、信頼性向上の効
果が期待できる半導体装置の提供が可能である。
タとベースの絶縁膜としてシリコン窒化膜を用いること
により、弗酸処理の際に発生するポリシリコン膜のオー
バーハングを減少させ、バリア層に切れ目を発生させな
いようにすることができるので、アルミニウムの拡散に
よるエミッタとベースの短絡障害を防止することが可能
となる利点があり、著しい経済的及び、信頼性向上の効
果が期待できる半導体装置の提供が可能である。
第１図は本発明の特徴を示す側断面図、第２図は本発明
の一実施例の半導体装置の製造方法を工程順に示す側断
面図、 第３図は従来の半導体装置の製造方法を工程順に示す側
断面図、 第４図は従来の半導体装置の問題点を説明する側断面図
、 である。 図において、 １は半導体基板、 を示す。 ｌａはベース領域、 ■ｂはエミッタ領域、 ２はフィールド酸化膜、 ３はポリシリコン膜、 ４はＣＶＤシリコン酸化膜、 ５はベースシリコン酸化膜、 ６はシリコン窒化膜、 ７はポリシリコン膜、 ８はポリシリコン膜、 ９は窒化チタン層、 ＩＯはアルミニウム層、 本発明の特徴を示す側断面図 第１図 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面回部 ２ 図（その１） シリコン窟化護（６ン、ポリシリコンａｌｌ（７） ｆ
）＠酸化） ＋ＣＩ 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面２第 ２ 図（その２） ＣＶＤンリコン酸化膜（１６） ボリンリコン膜（１７）の形成 中ン 従来の半導体装置の製造方法を工程順に示す側断面２第 図（そのｌ） 弗酸のウェア）工７チング ｆｄ＋ ポリシリコン１１１！（８） 、窒化チタンＮ（９）
、アルミニウムＦｌ （１０）の形成＋ｅ＋ 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面２第 図（その３） ［ｄｌ 従来の半導体装置の製造方法を工程順に示す側断面２第
３ 図（その２）
の一実施例の半導体装置の製造方法を工程順に示す側断
面図、 第３図は従来の半導体装置の製造方法を工程順に示す側
断面図、 第４図は従来の半導体装置の問題点を説明する側断面図
、 である。 図において、 １は半導体基板、 を示す。 ｌａはベース領域、 ■ｂはエミッタ領域、 ２はフィールド酸化膜、 ３はポリシリコン膜、 ４はＣＶＤシリコン酸化膜、 ５はベースシリコン酸化膜、 ６はシリコン窒化膜、 ７はポリシリコン膜、 ８はポリシリコン膜、 ９は窒化チタン層、 ＩＯはアルミニウム層、 本発明の特徴を示す側断面図 第１図 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面回部 ２ 図（その１） シリコン窟化護（６ン、ポリシリコンａｌｌ（７） ｆ
）＠酸化） ＋ＣＩ 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面２第 ２ 図（その２） ＣＶＤンリコン酸化膜（１６） ボリンリコン膜（１７）の形成 中ン 従来の半導体装置の製造方法を工程順に示す側断面２第 図（そのｌ） 弗酸のウェア）工７チング ｆｄ＋ ポリシリコン１１１！（８） 、窒化チタンＮ（９）
、アルミニウムＦｌ （１０）の形成＋ｅ＋ 本発明による一実施例の半導体装置の製造方法を工程順
に示す側断面２第 図（その３） ［ｄｌ 従来の半導体装置の製造方法を工程順に示す側断面２第
３ 図（その２）
Claims (1)
- 【特許請求の範囲】 半導体基板（１）と、 該半導体基板（１）上に選択的に形成した素子分離絶縁
膜（２）と、 該半導体基板（１）と該素子分離絶縁膜（２）上に形成
したベース引き出し電極（３）と、 該ベース引き出し電極（３）上に形成した絶縁層（４）
と、 該半導体基板（１）を表出するように、該ベース引き出
し電極（３）及び該絶縁層（４）に設けたエミッタ窓と
、 該エミッタ窓に面した該ベース引き出し電極（３）の側
壁に形成した第１の絶縁膜（５）と、 該エミッタ窓に面した該絶縁膜（４）と該第１の絶縁膜
（５）との側壁に形成したシリコン窒化膜からなる第２
の絶縁膜（６）と、 該第２の絶縁膜（６）の側壁に形成した第３の絶縁膜（
７）と、 を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068896A JPH03268433A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068896A JPH03268433A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03268433A true JPH03268433A (ja) | 1991-11-29 |
Family
ID=13386880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068896A Pending JPH03268433A (ja) | 1990-03-19 | 1990-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03268433A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109361A (ja) * | 2003-10-01 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| CN107180757A (zh) * | 2017-07-14 | 2017-09-19 | 罗灿 | 高频三极管基极与发射极之间侧墙的制作方法 |
| CN107393823A (zh) * | 2016-05-17 | 2017-11-24 | 北大方正集团有限公司 | 应用于高频三极管中l型侧墙的制作方法 |
-
1990
- 1990-03-19 JP JP2068896A patent/JPH03268433A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109361A (ja) * | 2003-10-01 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| CN107393823A (zh) * | 2016-05-17 | 2017-11-24 | 北大方正集团有限公司 | 应用于高频三极管中l型侧墙的制作方法 |
| CN107393823B (zh) * | 2016-05-17 | 2020-06-30 | 北大方正集团有限公司 | 应用于高频三极管中l型侧墙的制作方法 |
| CN107180757A (zh) * | 2017-07-14 | 2017-09-19 | 罗灿 | 高频三极管基极与发射极之间侧墙的制作方法 |
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