JPH03268444A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体装置、特に極めて薄いＳｏｌ基板を得
るための製造方法に関し。

微細化が安価でかつ容易に行なえる半導体薄膜Ｓｏｌ基
板の製造方法を提供することを目的とし。

■絶縁層上に半導体層を有する半導体基板を用いた半導
体装置の製造方法において、該半導体層に該第１の絶縁
膜をパターニングする工程と、該第１の絶縁膜をマスク
として、該半導体層を該絶縁層に達するまで選択エツチ
ングして、溝を形成する工程と、該溝の側面に形成され
ないように。

該溝の底面には第２の絶縁膜を形成し、該半導体層の上
面には第３の絶縁膜を形成する工程と、該半導体層及び
該第３の絶縁膜を、該第２の絶縁膜が削られるまで研磨
除去する工程とを有するように。

■該半導体基板表面に対して、垂直方向のみに第２の絶
縁膜形成を行なうに際し、バイアススパッタ法、プラズ
マ成長法、ＥＣＲプラズマ成長法を少なくとも１種類用
いるように構成する。

〔産業上の利用分野〕

本発明は、半導体装置、特に極めて薄いＳｏｌ基板を得
るための製造方法に関し。

Ｓｏｌ基板を用いた半導体装置は、トレンチ素子分離な
どを併用することによって完全分離が可能となり、放射
線耐性の向上、ラッチアップフリ、そして高速化など数
々の利点がある。

特に、ＭＯＳデバイスを高速化するためには。

素子を形成している絶縁膜上の素子基板の厚さを３、０
００Å以下にする必要がある。

〔従来の技術〕 第５図、第６図は従来例の工程順模式断面図である。

図において、　１４はＳｉ層、　１５は５ｉｆｔ膜、　
１６はポリＳｉ膜、１７はＳｉ基板、１８はＳｉ基板、
　１９は５ｉｆｔ層、２０はＳｉ層、　２１はＳｉＯ□
膜、２２はレジスト膜、２３はポリＳｉ膜である。

従来はＳＩＭＯＸ法によって、このような素子基板を製
造していたが、酸素イオン（０−）による結晶欠陥や高
温アニールによるストレスなどによって、リークが起こ
っていた。

別な方法として、貼り合わせ法と選択研磨を組合わせた
方法が多数提案されている。

代表的な二つの例を下記に示す。

第１の方法は、第５図（ａ）に示すように、第１の基板
であるシリコン（Ｓｉ）層１４にに溝を形成し。

全面酸化により二酸化シリコン（Ｓｉ（ｂ）膜１５を薄
（形成し。

第５図（ｂ）に示すように、ポリＳｉ膜１６を溝に埋め
込み。

第５図（ｃ）に示すように、ポリＳｉ膜１６を平坦に研
磨し。

第５図（ｄ）に示すように、第２の基板であるＳｉ基板
１７との貼り合わせを行い。

第５図（ｅ）に示すように、第１の基板であるＳｉ層１
４をストッパーであるＳｉｎ、膜１５までの選択研磨に
よりＳｏｌ基板を形成する方法である。

また、第２の方法は、第６図（ａ）に示すように、貼り
合わせ法などで形成されたＳｏｌ基板のＳｉ層２０に溝
を形成し。

第６図（ｂ）に示すように、基板上全面に、研磨の際に
ストッパーとなるＳｉＯ□膜２１を熱酸化法かＣＶＤ法
によって被覆し、溝の底部のみに酸化膜を残すようにフ
ォトリソグラフィー技術によりエツチングを行う。

第６図（Ｃ）に示すように、場合により、ポリＳｉ膜２
３を基板全面に被覆した後。

第６図（ｄ）に示すように、　５ｉｎ２膜２１をストッ
パーとしてＳｉ層を研磨する。

〔発明が解決しようとする課題〕

上記の従来技術において、第１の方法では、厚いポリＳ
ｉ膜の埋め込みや研磨を２回行う必要があり、素子基板
の製造コストが高（なるという問題があった。

また、第２の方法では、フォトリソグラフィを利用した
エツチング工程を必要とするため、レジストマスクの位
置合わせ精度やレジストの微細パターン化が問題となり
、高微細化を阻害する要因となっている。

本発明は、上記の問題点に鑑み、微細化が安価でかつ容
易に行なえる半導体薄膜ＳＯＩ基板の製造方法を提供す
ることを目的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図において、ｌは絶縁層、２は半導体層、３は半導体基
板、４は第１の絶縁膜、５は溝、６は第２の絶縁膜であ
る。

本発明では、溝の底のみに９選択研磨の際のストッパー
となる酸化膜などをバイアススパッター或いはＥＣＲプ
ラズマデポジションにより形成する。

貼り合わせ法などで作られるＳＯＩ基板の素子基板の厚
さのばらつきは、±０．２μｍ程度に抑えるのが限界で
ある。

より基板の厚さの均一性を向上させるために。

本発明は、素子基板表面から絶縁膜層界面までの溝を形
成し、溝の底部の絶縁膜層の上にだけ選択研磨のストッ
パーとなる酸化膜層をバイアススパッタ法かＥＣＲプラ
ズマデポジション法によって形成する。

このバイアススパッタ法とＥＣＲプラズマデポジション
法は、基板表面に対して垂直な方向にだけ膜が成長する
性質があり、　ＣＶＤ法のような等方向な成長はしない
。

即ち１本発明の目的は、第１図（ａ）に示すように、絶
縁層１上に半導体層２を有する半導体基板３を用いた半
導体装置の製造方法において。

該半導体層２に該第１の絶縁膜４をパターニングする工
程と。

第１図（ｂ）に示すように、該第１の絶縁膜４をマスク
として、該半導体層２を該絶縁層ｌに達するまで選択エ
ツチングして、溝５を形成する工程と。

第１図（Ｃ）に示すように、数構５の側面に形成されな
いように、数構５の底面には第２の絶縁膜６Ａを形成し
、該半導体層２の上面には第３の絶縁膜６Ｂを形成する
工程と。

第１図（ｄ）に示すように、該半導体層２及び該第３の
絶縁膜６Ｂを、該第２の絶縁膜が削られる直前まで、酸
化膜は殆ど研磨しない条件で、研磨除去する工程とを含
むことにより。

更に、該半導体基板３表面に対して、垂直方向のみに第
２の絶縁膜６Ａの形成を行なうに際し、バイアススパッ
タ法、プラズマ成長法、ＥＣＲプラズマ成長法を少なく
とも１種類用いることにより達成される。

〔作用〕

本発明の方法により、溝の側面に酸化膜層が形成される
ことな（、セルファラインプロセスにより、溝の底にだ
け酸化膜層を形成することが可能となる。

そのため、従来行っていた側面の酸化膜を除去するため
のフォトリソグラフィによるエツチング工程を省略する
ことができるので、パターンの微細化が容易となる。

その後、素子基板表面から０．５μｍ程度研削し。

残りの０．５μｍは酸化膜を殆ど研磨しないで、Ｓｊの
みを研磨するような選択的な研磨を行うが１　この場合
、研磨された素子基板の厚さは、ストッパーとなる酸化
膜層の厚さによって、自由に制御することが可能である
。

〔実施例〕

第２図は本発明の一実施例の工程順模式断面図である。

図において、７はＳｉ基板、８はＳｉＨ２層、９はＳｉ
層、１０はマスクＳｉｎ、膜、　１１は熱Ｓｉｎ、膜、
　１２はプラズマＳｉｎ、膜、　１３はスパッタＳｉｎ
、膜である。

第２図により一実施例を説明する。

第２図（ａ）に示すように、６００μｍの厚さのＳｉ基
板７上に熱酸化法により１μｍの厚さに５ｉ０２膜層８
を形成する。

素子形成用の基板としてＳｉ層９を１μｍの厚さに形成
する。

マスクとして、熱酸化法によりマスク５ｉ０２膜ＩＯを
５．０００人の厚さに形成する。

素子形成領域を残して、マスク５ｉ０２膜ＩＯをパター
ニングする。

そして、マスクＳｉｎ、膜ＩＯをマスクとして、Ｓｉ層
を５ｉ０２層８に達するまで選択エツチングして、溝を
形成する。最後に、マスクＳｉｎ、膜ＩＯを弗酸（ＨＰ
）水溶液で除去する。

第２図（ｂ）に示すように、Ｓｉ層の表面を熱酸化法に
より酸化して、５００人の厚さに熱ＳｉＯ□膜１１を形
成する。

次に、第２図（Ｃ）に示すように、プラズマＣＶＤ法に
より１反応ガスとしてシラン　（ＳｉＨ４）。

亜酸化窒素（Ｎｅｏ）を用い、ガス圧力１０−”Ｔｏｒ
ｒ、高周波出力３００Ｗで、プラズマＳｉｎ、膜１２を
Ｓｉ層９の側面を除いて、　ｌ、　０００人の厚さに被
覆する。またＥＣＲプラズマＣＶＤの場合は８００ガウ
スより大きい磁界を掛ける。

続いて、第２図（ｄ）に示すように、バイアススパッタ
法により、　５ｉＯｚターゲツトバイアスが一５ｏｏ　
ｖ、基板バイアスが−１００Ｖの条件で、スパッタｓｉ
ｏ！ｔａを１．０００人の厚さに積層する。

終わりに、第２図（ｅ）に示すように、プラズマＳｉＯ
□膜１２ならびにスパッタ５ｉｆｔ膜１３をストッパー
として、研削により、Ｓｉ層の上の３層のＳｉｎ、膜９
、１２．１３を除去した後、　５ｉＯｚ膜をエツチング
せずＳｉ層のみを研磨する選択研磨法により、８１層９
を研磨して、素子形成層を作る。

以上１本発明の一実施例について説明したが。

溝の形成法、或いはストッパーとなる５ｉｎ２膜の形成
法に幾つかの組合せ方があるので、他の実施例として、
第３図、第４図により説明する。

この中で、プラズマＳｉｎ、膜１２．並びに、スパッタ
Ｓｉｎ、膜１３の条件は前述と同じである。

第２の例を第３図（ａ）に示す。第２図（ａ）の工程終
了後、バイアススパッタ法により、スパッタ５ｉｎ２膜
１３を形成する。

第３の例を第３図（ｂ）に示す。第２図（ａ）の工程終
了後、プラズマＣＶＤ法により、プラズマ５ｉＯｚ膜１
２を形成する。

第４の例を第３図（Ｃ）に示す。第２図（ｂ）の工程終
了後、バイアススパッタ法により、スパッタＳｉＯ□膜
１２を形成する。

次に、溝を前述のように垂直ではなく、ＫＯＩ（による
ウェットエツチングでＶ型に形成した第５のｄ、 例を第４図（ａ）〜（４−）により説明する。

第４図（ａ）に示すように、　ＣＶＤ−３ｉｆｔ膜、或
いはＰＳＧ膜等のマスク５ｉ０２膜ＩＯをマスクとして
。

８１層９のＫＯＨによるウェットエツチングを行なって
Ｖ溝を形成する。その後、　ＨＦ水溶液により、マスク
ＳｊＯ，膜１０を除去する。

第４図（ｂ）に示すように、　１，０５０℃で塩酸酸化
法により、熱ＳｉＯ□膜１１を５００人の厚さに形成す
る。

第４図（Ｃ）に示すように、バイアススパッタ法により
、スパッタＳｉｎ、膜１３を１．０００人の厚さに形成
する。

第６の例を第４図（ｄ）に示す。第４図（ａ）の工程終
了後、バイアススパッタ法により、スパッタ５ｉｎ２膜
１２を形成する。

以上、第２〜第６の例で形成した溝内の各種の５ｉＯｚ
膜をストッパーとして、第２図（ｅ）の工程で説明した
方法により、８１層９を研磨して、ｓ。

■基板上に素子形成層を作る。

また、プラズマＣＶＤ法で形成される絶縁膜は。

プラズマＳｉｎ、膜１２以外に窒化シリコン（ＳｉｓＮ
４）　膜やＰＳＧ膜でも良く、使用される反応ガスもＳ
ｉＨ。

ＮＨｓ、　ＮｚＯ，ＰＨ３等がある。

〔発明の効果〕

以上説明したように９本発明の半導体装置の製造方法に
よって、ｓｏｒ基板の素子基板の厚さを精度良く薄膜化
できるので、素子の高速化が達成できる。

更に、素子基板の絶縁分離をセルファラインで形成でき
るので、微細化が容易に行なえる。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の一実施例の工程順模式断面図。 第３図、第４図は本発明の他の実施例の説明図。 第５図、第６図は従来例の工程順模式断面図である。 図こおいて。 １は絶縁層、　　　　　２は半導体層。 ３は半導体基板、　　　４は第１の絶縁膜。 ５は溝、　　　　　　　６は第２の絶縁膜。 ７はＳｉ基板、　　　　　８はＳｉｎ、層。 ９はＳｉ層、　　　　　　　１０はマスク５ｉｆｔ膜。 １１は熱５ｉＯｚ膜、　　　　　１２はプラズマＳｉＯ
□膜。 １３はスパッタ５ｉＯｚ膜 木完明の一大掩伊１０工秤幡倶式断面図第　２　図 第 図

Claims (1)

1. 【特許請求の範囲】 １）絶縁層（１）上に半導体層（２）を有する半導体基
   板（３）を用いた半導体装置の製造方法において、該半
   導体層（２）に該第１の絶縁膜（４）をパターニングす
   る工程と、 該第１の絶縁膜（４）をマスクとして、該半導体層（２
   ）を該絶縁層（１）に達するまで選択エッチングして、
   溝（５）を形成する工程と、 該溝（５）の側面に形成されないように、該溝（５）の
   底面には第２の絶縁膜（６Ａ）を形成し、該半導体層（
   ２）の上面には第３の絶縁膜（６Ｂ）を形成する工程と
   、該半導体層（２）及び該第３の絶縁膜（６Ｂ）を、該
   第２の絶縁膜が削られるまで研磨除去する工程とを有す
   る半導体装置の製造方法。 ２）該半導体基板（３）表面に対して、垂直方向のみに
   第２の絶縁膜（６Ａ）形成を行なうに際し、バイアスス
   パッタ法、プラズマ成長法、ＥＣＲプラズマ成長法を少
   なくとも１種類用いることを特徴とする請求項１記載の
   半導体装置の製造方法。