JPH06101540B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH06101540B2 JPH06101540B2 JP1127319A JP12731989A JPH06101540B2 JP H06101540 B2 JPH06101540 B2 JP H06101540B2 JP 1127319 A JP1127319 A JP 1127319A JP 12731989 A JP12731989 A JP 12731989A JP H06101540 B2 JPH06101540 B2 JP H06101540B2
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- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
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- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/106—Masks, special
Landscapes
- Element Separation (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路の製造方法に関し、特に集積密
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。
度を大幅に向上させた半導体集積回路の製造方法に関す
るものである。
（ロ）従来の技術 半導体集積回路は、高性能化、高機能化が進む中で、高
集積化が非常に重要なポイントとなっている。
集積化が非常に重要なポイントとなっている。
例えばバイポーラトランジスタの製造や製造方法が「最
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。
新LSIプロセス技術」工業調査会（1984年４月25日発
行）等に詳しく述べられている。
このバイポーラトランジスタ（１）は第２図の如く、Ｐ
型の半導体基板（２）上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、N+型の埋込み層（４）が形成さ
れている。
型の半導体基板（２）上にＮ型のエピタキシャル層
（３）が積層され、この半導体基板（２）とエピタキシ
ャル層（３）の間には、N+型の埋込み層（４）が形成さ
れている。
またこの埋込み層（４）の周囲には、前記エピタキシャ
ル層（３）表面から前記半導体基板（２）に到達された
P+型の分離領域（５）がある。この分離領域（５）は、
エピタキシャル層表面より一気に拡散しても良いし、第
２図の如く、上下分離法によって拡散しても良い。
ル層（３）表面から前記半導体基板（２）に到達された
P+型の分離領域（５）がある。この分離領域（５）は、
エピタキシャル層表面より一気に拡散しても良いし、第
２図の如く、上下分離法によって拡散しても良い。
また前記分離領域（５）によって、前記エピタキシャル
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたN+型の
エミッタ領域（８）と、前記コレクタとなるエピタキシ
ャル層が露出している領域に形成されたコレクタコンタ
クト領域（９）とがあり、また前記エピタキシャル層
（３）上に形成されたSiO2膜のコンタクト孔を介して形
成された夫々の電極がある。
層（３）より成るアイランド（６）が形成され、このア
イランド（６）がＮ型のコレクタ領域と成る。またこの
アイランド（６）内に形成されたＰ型のベース領域
（７）と、このベース領域（７）内に形成されたN+型の
エミッタ領域（８）と、前記コレクタとなるエピタキシ
ャル層が露出している領域に形成されたコレクタコンタ
クト領域（９）とがあり、また前記エピタキシャル層
（３）上に形成されたSiO2膜のコンタクト孔を介して形
成された夫々の電極がある。
次にこのバイポーラトランジスタ（１）の製造方法につ
いて述べる。先ずＰ型の半導体基板（２）上に、SiO2膜
を形成し、このSiO2膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。
いて述べる。先ずＰ型の半導体基板（２）上に、SiO2膜
を形成し、このSiO2膜に埋込み層（４）の拡散孔を形成
し、この拡散孔を介してアンチモンを前記半導体基板
（２）に拡散する第１の工程がある。
ここで第２図の場合、前記分離領域（５）は、上下分離
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、P+型の下側拡散層（1
0）も形成される。
によって達成されているので、拡散孔を介してボロンを
前記半導体基板（２）に拡散し、P+型の下側拡散層（1
0）も形成される。
次に前記半導体基板（２）表面にエピタキシャル層
（３）を積層し、このエピタキシャル層（３）にSiO2膜
を形成する。このSiO2膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって分離領域
（５）の上側拡散領域（11）の拡散孔が形成され、この
拡散孔を介してボロンが拡散されて前記分離領域（５）
が形成される第２の工程がある。
（３）を積層し、このエピタキシャル層（３）にSiO2膜
を形成する。このSiO2膜は、ホトレジスト膜の塗布、マ
スク合わせ、露光およびエッチング等によって分離領域
（５）の上側拡散領域（11）の拡散孔が形成され、この
拡散孔を介してボロンが拡散されて前記分離領域（５）
が形成される第２の工程がある。
続いて、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO2膜に前記ベー
ス領域（７）の拡散孔を形成し、この拡散孔を介してボ
ロンを拡散し、ベース領域（７）を形成する第３の工程
がある。
光およびエッチング等によって、前記SiO2膜に前記ベー
ス領域（７）の拡散孔を形成し、この拡散孔を介してボ
ロンを拡散し、ベース領域（７）を形成する第３の工程
がある。
更に、再度ホトレジスト膜の塗布、マスク合わせ、露光
およびエッチング等によって、前記SiO2膜にエミッタ領
域（８）およびコレクタコンタクト領域（９）の拡散孔
を形成し、この拡散孔を介してヒ素を拡散し、エミッタ
領域（８）とコレクタコンタト領域（９）を形成する第
４の工程がある。
およびエッチング等によって、前記SiO2膜にエミッタ領
域（８）およびコレクタコンタクト領域（９）の拡散孔
を形成し、この拡散孔を介してヒ素を拡散し、エミッタ
領域（８）とコレクタコンタト領域（９）を形成する第
４の工程がある。
最後に、再度ホトレジスト膜の塗布、マスク合わせ、露
光およびエッチング等によって、前記SiO2膜に前記エミ
ッタ領域（８）、ベース領域（７）およびコレクタコン
タクト領域（９）のコンタクト孔を形成し、例えばAl蒸
着して夫々の電極を形成する第５の工程がある。
光およびエッチング等によって、前記SiO2膜に前記エミ
ッタ領域（８）、ベース領域（７）およびコレクタコン
タクト領域（９）のコンタクト孔を形成し、例えばAl蒸
着して夫々の電極を形成する第５の工程がある。
（ハ）発明が解決しようとする課題 前述の第１乃至第５の工程によってバイポーラトランジ
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。
スタ（１）が達成される。しかし第２の工程、第３の工
程および第４の工程の拡散孔の形成位置は、マスク合わ
せやエッチングにより設計値からのずれが生じる。
第２図では、上下分離領域（５）の上側拡散領域（11）
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。
の拡散深さおよびベース領域（７）の拡散深さを、夫々
４μｍおよび１μｍとすると、横方向へ夫々同程度広が
る。またマスク合わせやエッチングによって第２図の破
線の如く、左側にずれてベース領域（７）が形成される
事がある。もちろん右及び紙面に対して垂直方向にずれ
ても同様な事がいえる。この事を考えて、実際は矢印で
示した幅（約２μｍ）の余裕を設け、各拡散領域との接
触を防止している。従って両側で４μｍの余裕を、集積
化されるトランジスタの夫々に設定するため、集積度の
向上の障害となっていた。
しかも前述の工程ではベース領域上のSiO2膜は、エッチ
ングした後拡散する工程を経ているので、コレクタ領域
上のSiO2膜より薄く形成されることになる。この膜厚差
で例えばエミッタ領域の拡散孔、ベースコンタクトおよ
びコレクタコンタクトを同時に形成すると次の問題が生
じる。
ングした後拡散する工程を経ているので、コレクタ領域
上のSiO2膜より薄く形成されることになる。この膜厚差
で例えばエミッタ領域の拡散孔、ベースコンタクトおよ
びコレクタコンタクトを同時に形成すると次の問題が生
じる。
第１に湿式方式でエッチングをすると完全にコレクタコ
ンタクトがあくまでにエミッタ領域の拡散孔は予定のサ
イズより大きくなりセルサイズの縮小化を難しくしてし
まう問題があった。
ンタクトがあくまでにエミッタ領域の拡散孔は予定のサ
イズより大きくなりセルサイズの縮小化を難しくしてし
まう問題があった。
第２に他の方法のドライエッチングでエッチングする
と、完全にコレクタコンタクトがあくまでに、エミッタ
領域となるエピタキシャル層をエッチングし、セルの歩
留りの悪化を発生してしまう問題があった。
と、完全にコレクタコンタクトがあくまでに、エミッタ
領域となるエピタキシャル層をエッチングし、セルの歩
留りの悪化を発生してしまう問題があった。
従って従来は例えば約４μｍの微小セルサイズの素子を
高集積化することは非常に難しかった。
高集積化することは非常に難しかった。
（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、半導体層（22）の
予定のベース領域（27）と分離領域（24）とに対応する
前記半導体層（22）上の第１の絶縁膜（40）に不純物の
導入孔（41），（42）を形成する工程と、 前記予定のベース領域（27）上の前記導入孔（42）にマ
スク（46）を設け、不純物を拡散して前記分離領域（2
4）を形成する工程と、 前記マスク（46）を除去した後、前記全ての導入孔（4
1），（42）から不純物を拡散して前記ベース領域（2
7）を形成する工程と 前記第１の絶縁膜（40）を除去し、再度第２の絶縁膜
（47）を形成する工程と、 前記第２の絶縁膜（47）の一部を除去して、前記コレク
タ領域を露出したコレクタ孔（48）、前記ベース領域
（27）を露出したベース孔（49）およびエミッタ孔（5
0）を形成する工程と、 前記エミッタ孔（50）を介してエミッタ領域（28）を形
成する工程と、 前記コレクタ領域、ベース領域（27）および前記エミッ
タ領域（28）とオーミックコンタトするコレクタ電極、
ベース電極およびエミッタ電極を前記コレクタ孔（4
8）、ベース孔（49）およびエミッタ孔（50）を介して
形成する工程とにより解決するものである。
予定のベース領域（27）と分離領域（24）とに対応する
前記半導体層（22）上の第１の絶縁膜（40）に不純物の
導入孔（41），（42）を形成する工程と、 前記予定のベース領域（27）上の前記導入孔（42）にマ
スク（46）を設け、不純物を拡散して前記分離領域（2
4）を形成する工程と、 前記マスク（46）を除去した後、前記全ての導入孔（4
1），（42）から不純物を拡散して前記ベース領域（2
7）を形成する工程と 前記第１の絶縁膜（40）を除去し、再度第２の絶縁膜
（47）を形成する工程と、 前記第２の絶縁膜（47）の一部を除去して、前記コレク
タ領域を露出したコレクタ孔（48）、前記ベース領域
（27）を露出したベース孔（49）およびエミッタ孔（5
0）を形成する工程と、 前記エミッタ孔（50）を介してエミッタ領域（28）を形
成する工程と、 前記コレクタ領域、ベース領域（27）および前記エミッ
タ領域（28）とオーミックコンタトするコレクタ電極、
ベース電極およびエミッタ電極を前記コレクタ孔（4
8）、ベース孔（49）およびエミッタ孔（50）を介して
形成する工程とにより解決するものである。
（ホ）作 用 エピタキシャル層（22）表面にマスク可能な膜厚のシリ
コン酸化膜より成る絶縁膜（40）を形成し、この絶縁膜
（40）に予定のベース領域（27）と予定の分離領域（2
4）の不純物導入孔（42），（41）を形成する。
コン酸化膜より成る絶縁膜（40）を形成し、この絶縁膜
（40）に予定のベース領域（27）と予定の分離領域（2
4）の不純物導入孔（42），（41）を形成する。
その後ベース領域（27）の導入孔（42）にマスク（44）
をして、不純物を拡散すると、前記絶縁膜（40）が不純
物のブロッキングマスクとなり、分離領域（24）が形成
される。
をして、不純物を拡散すると、前記絶縁膜（40）が不純
物のブロッキングマスクとなり、分離領域（24）が形成
される。
更には、前記マスク（44）を除去して全面に不純物を拡
散すると、前述同様に絶縁膜（40）がブロッキングマス
クとなって、ベース領域（27）が形成される。
散すると、前述同様に絶縁膜（40）がブロッキングマス
クとなって、ベース領域（27）が形成される。
従って一度に導入孔（41），（42）を形成することで、
分離領域（24）、ベース領域（27）の形成位置が決定で
きるので、従来設けていた形成位置のずれによる余裕を
省くことができる。
分離領域（24）、ベース領域（27）の形成位置が決定で
きるので、従来設けていた形成位置のずれによる余裕を
省くことができる。
またベース領域（27）を形成した後、第１の絶縁膜（4
0）を除去し、第２の絶縁膜（47）を形成して、実質的
に同一膜厚を全面に形成するので、前記コレクタ孔（4
8）、ベース孔（49）およびエミッタ孔（50）を予定の
サイズに形成できる。
0）を除去し、第２の絶縁膜（47）を形成して、実質的
に同一膜厚を全面に形成するので、前記コレクタ孔（4
8）、ベース孔（49）およびエミッタ孔（50）を予定の
サイズに形成できる。
従ってこの後エミッタ孔（50）を介してエミッタ領域
（28）を形成するので、エミッタ領域（28）のサイズは
予定のサイズと実質的に同一サイズとなり、しかもエミ
ッタ領域（28）のエピタキシャル層（22）をエッチング
することも無くなる。
（28）を形成するので、エミッタ領域（28）のサイズは
予定のサイズと実質的に同一サイズとなり、しかもエミ
ッタ領域（28）のエピタキシャル層（22）をエッチング
することも無くなる。
（ヘ）実施例 以下に本発明の実施例である半導体集積回路の製造方法
を詳述する。
を詳述する。
先ず説明の都合上、第１図Ｊを使って全体の構成を述べ
る。第１図Ｊに示す如く、Ｐ型のシリコン半導体基板
（21）があり、この半導体基板（21）上にはＮ型のエピ
タキシャル層（22）がある。このエピタキシャル層（2
2）と前記半導体基板（21）の間にはN+型の埋込み層（2
3）が複数個あり、この埋込み層（23）を囲み前記エピ
タキシャル層を上下から上側拡散領域（24）と下拡散領
域（25）を拡散して分離する上下分離領域（26）があ
る。従ってこの上下分離領域（26）によって複数のアイ
ランドが形成されている。
る。第１図Ｊに示す如く、Ｐ型のシリコン半導体基板
（21）があり、この半導体基板（21）上にはＮ型のエピ
タキシャル層（22）がある。このエピタキシャル層（2
2）と前記半導体基板（21）の間にはN+型の埋込み層（2
3）が複数個あり、この埋込み層（23）を囲み前記エピ
タキシャル層を上下から上側拡散領域（24）と下拡散領
域（25）を拡散して分離する上下分離領域（26）があ
る。従ってこの上下分離領域（26）によって複数のアイ
ランドが形成されている。
第１のアイランド内には、前記エピタキシャル層（22）
をコレクタ領域とし、ベース領域（27）とエミッタ領域
（28）より成るトランジスタ（29）がある。第２のアイ
ランド内には、MOS容量素子（30）があり、エピタキシ
ャル層（22）表面には下層電極領域（31）があり、その
上に誘電体層（32）および上層電極（33）がある。第３
のアイランド内には拡散抵抗（34）があり、エピタキシ
ャル層（22）表面には拡散抵抗領域（35）とその両端に
コンタクロ領域（36）が形成されている。
をコレクタ領域とし、ベース領域（27）とエミッタ領域
（28）より成るトランジスタ（29）がある。第２のアイ
ランド内には、MOS容量素子（30）があり、エピタキシ
ャル層（22）表面には下層電極領域（31）があり、その
上に誘電体層（32）および上層電極（33）がある。第３
のアイランド内には拡散抵抗（34）があり、エピタキシ
ャル層（22）表面には拡散抵抗領域（35）とその両端に
コンタクロ領域（36）が形成されている。
先ず第１図Ａの如く、不純物濃度が1015atom/cm3程度の
Ｐ型シリコン半導体基板（21）の表面に熱酸化膜を形成
した後、N+型の埋込み層（23）の形成予定領域を蝕刻し
た後、この開口部を介してＮ型の不純物であるアンチモ
ンやヒ素をドープする。
Ｐ型シリコン半導体基板（21）の表面に熱酸化膜を形成
した後、N+型の埋込み層（23）の形成予定領域を蝕刻し
た後、この開口部を介してＮ型の不純物であるアンチモ
ンやヒ素をドープする。
続いて第１図Ｂの如く、P+型の上下分離領域（26）の下
側拡散領域（25）の形成予定領域上の熱酸化膜を開口
し、この開口部を介してＰ型の不純物であるボロンをド
ープする。
側拡散領域（25）の形成予定領域上の熱酸化膜を開口
し、この開口部を介してＰ型の不純物であるボロンをド
ープする。
次に第１図Ｃの如く、前記半導体基板（21）上の熱酸化
膜を全て除去してから前記半導体基板（21）上に周知の
気相成長法によって比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（22）を２〜８μｍの厚さで形成する。こ
の時は、先にドープした不純物は若干上下に拡散が行な
われている。
膜を全て除去してから前記半導体基板（21）上に周知の
気相成長法によって比抵抗0.1〜５Ω・cmのＮ型のエピ
タキシャル層（22）を２〜８μｍの厚さで形成する。こ
の時は、先にドープした不純物は若干上下に拡散が行な
われている。
次に、温度約1000℃、数時間の熱酸化によって、前記エ
ピタキシャル層（22）表面に、熱酸化膜（40）を形成し
た後、この半導体基板全体を再度熱処理して、先にドー
プした不純物を再拡散する。
ピタキシャル層（22）表面に、熱酸化膜（40）を形成し
た後、この半導体基板全体を再度熱処理して、先にドー
プした不純物を再拡散する。
従って前記下側拡散領域（25）は、前記エピタキシャル
層（22）の約半分以上まで上方拡散される。また本工程
によってエピタキシャル層（22）表面の熱酸化膜は数千
Åの厚さまで成長をし、この熱酸化膜（40）は、後述の
マスクと同様な働きを示す。ただし、前記熱酸化膜の代
りに、例えばシリコン窒化膜等を拡散マスクとしても良
いし、CVD法でシリコン酸化膜を形成しても良い。
層（22）の約半分以上まで上方拡散される。また本工程
によってエピタキシャル層（22）表面の熱酸化膜は数千
Åの厚さまで成長をし、この熱酸化膜（40）は、後述の
マスクと同様な働きを示す。ただし、前記熱酸化膜の代
りに、例えばシリコン窒化膜等を拡散マスクとしても良
いし、CVD法でシリコン酸化膜を形成しても良い。
またエピタキシャル層厚を従来にくらべ約半分以下とす
ると、分離する熱処理量が少なくできるため、横方向の
広がりを減少できる。
ると、分離する熱処理量が少なくできるため、横方向の
広がりを減少できる。
続いて、第１図Ｄの如く、予定のMOS容量素子（30）の
下層電極領域（35）上の前記シリコン酸化膜（40）を除
去し、全面に例えばリングラスを形成する。その後所定
温度、所定時間の熱処理を加え、リンをエピタキシャル
層（22）内に拡散させる。その後、リングラスを所定の
エッチング液で除去し、所定の深さまで達するように再
度熱処理を行なう。
下層電極領域（35）上の前記シリコン酸化膜（40）を除
去し、全面に例えばリングラスを形成する。その後所定
温度、所定時間の熱処理を加え、リンをエピタキシャル
層（22）内に拡散させる。その後、リングラスを所定の
エッチング液で除去し、所定の深さまで達するように再
度熱処理を行なう。
続いて、第１図Ｅの如く、予定の上下分離領域（26）の
上側拡散領域（24）、予定のベース領域（27）および予
定の拡散抵抗（34）と対応する前記シリコン酸化膜（4
0）に不純物の導入孔（41），（42），（43）を形成す
る工程がある。
上側拡散領域（24）、予定のベース領域（27）および予
定の拡散抵抗（34）と対応する前記シリコン酸化膜（4
0）に不純物の導入孔（41），（42），（43）を形成す
る工程がある。
ここではポジ型レジスト膜をマスクとし、ドライエッチ
ングによって形成する。この後、エピタキシャル層（2
2）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（22）のダメージを減少し、
またイオンをランダムに分散して均一に注入するために
用いる。
ングによって形成する。この後、エピタキシャル層（2
2）の露出している領域をダミー酸化して、ダミー酸化
膜を形成する。このダミー酸化膜は、後のイオン注入工
程によるエピタキシャル層（22）のダメージを減少し、
またイオンをランダムに分散して均一に注入するために
用いる。
続いて、第１図Ｆの如く前記予定のベース領域および拡
散抵抗（27），（34）上の前記導入孔（42），（43）に
マスク（44）を設け、不純物を拡散して前記上側拡散領
域（24）を形成する。
散抵抗（27），（34）上の前記導入孔（42），（43）に
マスク（44）を設け、不純物を拡散して前記上側拡散領
域（24）を形成する。
ここでは注入イオンのブロックが可能なレジスタ膜、い
わゆるマスク（44）を全面に被覆した後、前記上側拡散
領域（24）に対応するマスク（44）を除去し、Ｐ型の不
純物であるボロンを所定条件で注入し、上側拡散領域
（24）を形成する。
わゆるマスク（44）を全面に被覆した後、前記上側拡散
領域（24）に対応するマスク（44）を除去し、Ｐ型の不
純物であるボロンを所定条件で注入し、上側拡散領域
（24）を形成する。
本工程では、図の如くマスク（44）の開口部をシリコン
酸化膜（40）の導入孔（41）より大きく形成しても、こ
のシリコン酸化膜（40）がマスクとして働くので前記導
入孔（41）と前記上側拡散領域（24）の形成位置が一致
することを示している。
酸化膜（40）の導入孔（41）より大きく形成しても、こ
のシリコン酸化膜（40）がマスクとして働くので前記導
入孔（41）と前記上側拡散領域（24）の形成位置が一致
することを示している。
その後、前記マスク（44）の除去、所定の熱処理を行な
い、前記上側拡散領域（24）を下側拡散領域（25）へ第
１図Ｇの如く到達させる。
い、前記上側拡散領域（24）を下側拡散領域（25）へ第
１図Ｇの如く到達させる。
続いて、第１図Ｇの如く前記全ての導入孔（41），（4
2），（43）から不純物を拡散して前記ベース領域（2
7）および拡散抵抗領域（35）を形成する工程がある。
2），（43）から不純物を拡散して前記ベース領域（2
7）および拡散抵抗領域（35）を形成する工程がある。
ここでは、前工程でマスク（44）が全て除去され、前記
上側拡散領域（24）、ベース領域（27）および抵抗拡散
領域（35）の導入孔（41），（42），（43）が露出され
る。この状態でボロン（Ｂ）をイオン注入する。
上側拡散領域（24）、ベース領域（27）および抵抗拡散
領域（35）の導入孔（41），（42），（43）が露出され
る。この状態でボロン（Ｂ）をイオン注入する。
従ってベース領域（27）が形成され、同時に抵抗拡散領
域（35）が形成される。しかも同時に上側拡散領域（2
4）に再度不純物が拡散される。
域（35）が形成される。しかも同時に上側拡散領域（2
4）に再度不純物が拡散される。
本発明の第１の特徴とする所は、前述した第１図Ｅ乃至
第１図Ｇにある。
第１図Ｇにある。
従来では分離領域（26）の形成およびベース領域（27）
の形成時に、設計値からのずれが生じても、両領域の接
触が生じないように余裕を設けていたが、本願は予め一
度に導入孔（41），（42），（43）を形成し、この導入
孔で形成位置を決めているので、前記余裕を設ける必要
がない。
の形成時に、設計値からのずれが生じても、両領域の接
触が生じないように余裕を設けていたが、本願は予め一
度に導入孔（41），（42），（43）を形成し、この導入
孔で形成位置を決めているので、前記余裕を設ける必要
がない。
つまり第１図Ｆの如く、ベース領域（27）の導入孔（4
2）および拡散抵抗領域（35）にマスクを設けるだけ
で、分離領域（26）の形成位置は、前記分離領域（26）
の導入孔（41）で決定できる。またベース領域（27）
は、マスクを設ける工程を用いないで、予め形成したベ
ース領域（27）の導入孔（42）で決定している。従って
従来例で示したマスクの形成ずれやベース領域の導入孔
のずれによる心配は全く不要となる。第１図Ｅの如く、
一端精度良く導入孔（41），（42），（43）が形成され
れば、この精度で夫々の拡散領域（24），（27），（3
5）の形成位置が実現できる。
2）および拡散抵抗領域（35）にマスクを設けるだけ
で、分離領域（26）の形成位置は、前記分離領域（26）
の導入孔（41）で決定できる。またベース領域（27）
は、マスクを設ける工程を用いないで、予め形成したベ
ース領域（27）の導入孔（42）で決定している。従って
従来例で示したマスクの形成ずれやベース領域の導入孔
のずれによる心配は全く不要となる。第１図Ｅの如く、
一端精度良く導入孔（41），（42），（43）が形成され
れば、この精度で夫々の拡散領域（24），（27），（3
5）の形成位置が実現できる。
しかもイオン注入で形成しているので、熱拡散と比べ夫
々の拡散領域の横方向への広がりを最小限にすることが
できる。またベース領域（27）の拡散深さを従来のそれ
より浅くすることで更に横方向への広がりを防止でき
る。
々の拡散領域の横方向への広がりを最小限にすることが
できる。またベース領域（27）の拡散深さを従来のそれ
より浅くすることで更に横方向への広がりを防止でき
る。
これらの理由により、ベース領域（27）の周辺に渡り余
裕が不要となり、平面的には縦、横の方向で不要となる
ので余裕を大幅に削減でき、セルサイズを縮小できる。
そのため集積度の高いチップでは、大幅にチップサイズ
を小さくできる。
裕が不要となり、平面的には縦、横の方向で不要となる
ので余裕を大幅に削減でき、セルサイズを縮小できる。
そのため集積度の高いチップでは、大幅にチップサイズ
を小さくできる。
第１図Ｇの工程では、マスクを形成せずに拡散していた
が、本願は分離領域（26）上の導入孔（41）にマスクを
設け、その後不純物を拡散してベース領域（27）を拡散
しても良い。
が、本願は分離領域（26）上の導入孔（41）にマスクを
設け、その後不純物を拡散してベース領域（27）を拡散
しても良い。
第１図Ｆで説明した様に、ベース領域（27）および拡散
抵抗領域（34）と対応するマスクの開口部を、前記導入
孔（42）、（43）よりやや大きくするだけで、精度良く
ベース領域（27）および拡散抵抗（34）を決定できる。
ここではマスクによって余剰な不純物が分離領域（24）
へ注入されるのを防止できる。
抵抗領域（34）と対応するマスクの開口部を、前記導入
孔（42）、（43）よりやや大きくするだけで、精度良く
ベース領域（27）および拡散抵抗（34）を決定できる。
ここではマスクによって余剰な不純物が分離領域（24）
へ注入されるのを防止できる。
続いて第１図Ｈの如く、ベース領域（27）内に形成予定
のベースコンタクト領域（45）に対応する領域と分離領
域（26）および拡散抵抗領域（35）のコンタクト領域
（36）上が開孔されるように、マスクとなるホストレジ
スト膜（46）を形成する工程がある。
のベースコンタクト領域（45）に対応する領域と分離領
域（26）および拡散抵抗領域（35）のコンタクト領域
（36）上が開孔されるように、マスクとなるホストレジ
スト膜（46）を形成する工程がある。
その後、ボロン（Ｂ）をイオン注入する工程がある。
続いて第１図Ｉの如く前記ホトレジスト膜（46）を除去
した後、エピタキシャル層（22）表面上の絶縁膜（47）
を実質的に同一にする工程がある。
した後、エピタキシャル層（22）表面上の絶縁膜（47）
を実質的に同一にする工程がある。
本工程は本発明の特徴とする工程であり、後述するコレ
クタ孔（48）、ベース孔（49）およびエミッタ孔（50）
を開孔する工程前において、前記絶縁膜（47）が実質的
に同一膜厚になるよう形成すると、コレクタ孔（48）、
ベース孔（49）およびエミッタ孔（50）は同時にエッチ
ングを終了することができる。
クタ孔（48）、ベース孔（49）およびエミッタ孔（50）
を開孔する工程前において、前記絶縁膜（47）が実質的
に同一膜厚になるよう形成すると、コレクタ孔（48）、
ベース孔（49）およびエミッタ孔（50）は同時にエッチ
ングを終了することができる。
これは、例えばドライエッチングの場合、第１図Ｈで示
したシリコン酸化膜であると、予定のエミッタ領域（2
8）上のシリコン酸化膜は、予定のコレクタコンタクト
領域（47）上のシリコン酸化膜より薄いため、コレクタ
コンタクト領域（47）の導入孔が完全に開くまでには、
エミッタ領域（28）となるエピタキシャル層がエッチン
グされてしまう。そのために、前述の如く、シリコン酸
化膜を形成し直し、実質的に膜厚差を無くしてエミッタ
領域（28）のエピタキシャル層のエッチングを防止して
いる。
したシリコン酸化膜であると、予定のエミッタ領域（2
8）上のシリコン酸化膜は、予定のコレクタコンタクト
領域（47）上のシリコン酸化膜より薄いため、コレクタ
コンタクト領域（47）の導入孔が完全に開くまでには、
エミッタ領域（28）となるエピタキシャル層がエッチン
グされてしまう。そのために、前述の如く、シリコン酸
化膜を形成し直し、実質的に膜厚差を無くしてエミッタ
領域（28）のエピタキシャル層のエッチングを防止して
いる。
方法としては前記ホトレジスト膜（46）を除去した後湿
式でシリコン酸化膜（40）のみを除去し、再度シリコン
酸化膜（47）（ここではゲッタリングのためノンドープ
とリンドープの２層構造より成っている。）を付け直す
方法と、前記ホトレジスト膜（46）を除去し、前記ベー
ス領域（27）以外のシリコン酸化膜（40）が約1000Åと
なるようにエッチングをする。その後、全面にノンドー
プのシリコン酸化膜、リンドープのシリコン酸化膜を夫
れ夫れ数千Å積層し、全面の膜厚にあまり差が生じない
ようにする方法がある。
式でシリコン酸化膜（40）のみを除去し、再度シリコン
酸化膜（47）（ここではゲッタリングのためノンドープ
とリンドープの２層構造より成っている。）を付け直す
方法と、前記ホトレジスト膜（46）を除去し、前記ベー
ス領域（27）以外のシリコン酸化膜（40）が約1000Åと
なるようにエッチングをする。その後、全面にノンドー
プのシリコン酸化膜、リンドープのシリコン酸化膜を夫
れ夫れ数千Å積層し、全面の膜厚にあまり差が生じない
ようにする方法がある。
従って、シリコンをエッチングしない湿式のエッチング
液でエッチングしても同時に終るのでエミッタ孔（50）
を大きくすることがない。またシリコンもエッチングし
てしまうようなドライエッチングでも、同時に終るので
エミッタ領域（28）となるシリコンのエッチングが無く
なり、特性の歩留りを向上させることができる。
液でエッチングしても同時に終るのでエミッタ孔（50）
を大きくすることがない。またシリコンもエッチングし
てしまうようなドライエッチングでも、同時に終るので
エミッタ領域（28）となるシリコンのエッチングが無く
なり、特性の歩留りを向上させることができる。
更に第１図Ｉに示す如く、ネガ型のホトレジスト膜を使
って、MOS容量素子（30）の予定の誘電体薄膜（32）が
形成されるシリコン酸化膜（47）を除去し、誘電体薄膜
（32）を形成する工程がある。
って、MOS容量素子（30）の予定の誘電体薄膜（32）が
形成されるシリコン酸化膜（47）を除去し、誘電体薄膜
（32）を形成する工程がある。
ここでシリコン酸化膜（47）は、ウエットエッチングに
より開口され、全面に数百Åのシリコン窒化膜（32）が
形成される。そしてケミカルドライエッチングによって
図の如くエッチングされる。
より開口され、全面に数百Åのシリコン窒化膜（32）が
形成される。そしてケミカルドライエッチングによって
図の如くエッチングされる。
最後に、全面にホストレジスト膜を形成し、異方性エッ
チングによって、予定のエミッタ領域（28）、予定のコ
レクタコンタクト領域（47）、予定の下層電極（31）の
コンタクト領域（51）、拡散抵抗領域（35）のコンタク
ト領域（36）上のシリコン酸化膜（42）を除去し、コレ
クタ孔（48）、ベース孔（49）、エミッタ孔（50）およ
びMOS容量素子（30）と拡散抵抗（34）のコンタクト孔
（51），（36）を形成する。そして前記ホトレジスト膜
を除去した後、再度予定のエミッタ領域（28）、予定の
コレクタコンタクト領域（47）および前記下層電極領域
（31）のコンタクト領域（51）に対応するエピタキシャ
ル層が露出する様に、ホトレジスト膜を形成する。
チングによって、予定のエミッタ領域（28）、予定のコ
レクタコンタクト領域（47）、予定の下層電極（31）の
コンタクト領域（51）、拡散抵抗領域（35）のコンタク
ト領域（36）上のシリコン酸化膜（42）を除去し、コレ
クタ孔（48）、ベース孔（49）、エミッタ孔（50）およ
びMOS容量素子（30）と拡散抵抗（34）のコンタクト孔
（51），（36）を形成する。そして前記ホトレジスト膜
を除去した後、再度予定のエミッタ領域（28）、予定の
コレクタコンタクト領域（47）および前記下層電極領域
（31）のコンタクト領域（51）に対応するエピタキシャ
ル層が露出する様に、ホトレジスト膜を形成する。
そしてこのホストレジスト膜をマスクとして、ヒ素（A
s）をイオン注入し、エミッタ領域（28）、コレクタコ
ンタクト領域（47）および下層電極領域（31）のコンタ
クト領域（51）を形成する。
s）をイオン注入し、エミッタ領域（28）、コレクタコ
ンタクト領域（47）および下層電極領域（31）のコンタ
クト領域（51）を形成する。
そして前記レジスト膜を除去し、熱処理をしてエミッタ
領域（28）を下方拡散した後、ライトエッチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。
領域（28）を下方拡散した後、ライトエッチングをし
て、第１図Ｊの如くアルミニウム電極を形成している。
（ト）発明の効果 以上の説明からも明らかな様に、予め半導体層の予定の
ベース領域と予定の分離領域とに対応する絶縁膜に不純
物の導入孔を予め精度良く形成し、予定のベース領域上
の導入孔にマスクを設けて分離領域を形成し、このマス
クを除去し、全ての導入孔に不純物を導入してベース領
域を形成することで、予め制精度良く形成した導入孔に
よってベース領域の形成位置が決定できる。従ってベー
ス領域によるずれは大幅に削減でき、従来設けていたず
れによる余裕を大幅に減らすことができる。従ってこの
余裕はベース領域の周辺で減らせるので、セルサイズの
縮小を可能とし、その上、集積回路となればこのセルの
数だけこの縮小面積が減らせるので、大幅なチップサイ
ズの縮小が可能となる。
ベース領域と予定の分離領域とに対応する絶縁膜に不純
物の導入孔を予め精度良く形成し、予定のベース領域上
の導入孔にマスクを設けて分離領域を形成し、このマス
クを除去し、全ての導入孔に不純物を導入してベース領
域を形成することで、予め制精度良く形成した導入孔に
よってベース領域の形成位置が決定できる。従ってベー
ス領域によるずれは大幅に削減でき、従来設けていたず
れによる余裕を大幅に減らすことができる。従ってこの
余裕はベース領域の周辺で減らせるので、セルサイズの
縮小を可能とし、その上、集積回路となればこのセルの
数だけこの縮小面積が減らせるので、大幅なチップサイ
ズの縮小が可能となる。
またベース領域と分離領域は同導電型であるので、マス
クを形成せずに形成できる。従ってホストレジスト工程
を削減できるのでその分歩留りを向上できる。
クを形成せずに形成できる。従ってホストレジスト工程
を削減できるのでその分歩留りを向上できる。
次に、分離領域の形成工程の後で、マスクを除去し、こ
の分離領域上に再度マスクを設けて、ベース領域を形成
する工程においても、このマスクの開口部を予定のベー
ス領域の導入孔より大きくすることによって、予め形成
した導入孔の精度で位置決めができる。従って余分な不
純物を分離領域に注入すること無しに、精度良く位置決
めができ、前述と同様に大幅なセルサイズの縮小が可能
となる。
の分離領域上に再度マスクを設けて、ベース領域を形成
する工程においても、このマスクの開口部を予定のベー
ス領域の導入孔より大きくすることによって、予め形成
した導入孔の精度で位置決めができる。従って余分な不
純物を分離領域に注入すること無しに、精度良く位置決
めができ、前述と同様に大幅なセルサイズの縮小が可能
となる。
更に、シリコン酸化膜を付け直して実質的に同一膜厚と
してからコレクタ孔、ベース孔およびエミッタ孔を開口
するので、湿式の場合、エミッタ孔を予定のサイズにで
き、またドライエッチングの場合、エミッタ領域のエッ
チングを防止できる。
してからコレクタ孔、ベース孔およびエミッタ孔を開口
するので、湿式の場合、エミッタ孔を予定のサイズにで
き、またドライエッチングの場合、エミッタ領域のエッ
チングを防止できる。
従っで予め一度に導入孔を形成する方法で、分離領域と
ベース領域の間の占有面積を小さくでき、しかも高集積
化を目的として面積の小さなベース領域を形成しても、
前述の如くシリコン酸化膜が実質的に同一膜厚であるの
で、この小さなベース領域内に予定のサイズで特性の安
定したエミッタ領域を形成できる。
ベース領域の間の占有面積を小さくでき、しかも高集積
化を目的として面積の小さなベース領域を形成しても、
前述の如くシリコン酸化膜が実質的に同一膜厚であるの
で、この小さなベース領域内に予定のサイズで特性の安
定したエミッタ領域を形成できる。
第１図Ａ乃至第１図Ｊは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。
造方法を示す断面図、第２図は従来の半導体集積回路の
断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (5)
- 【請求項１】一導電型の半導体基板全面に逆導電型のエ
ピタキシャル層を積層し、前記半導体基板を熱処理し
て、前記半導体基板と前記エピタキシャル層の間に設け
られた一導電型の上下分離領域の下拡散層の不純物を前
記エピタキシャル層の半分以上まではいあげるように拡
散する工程と、 前記エピタキシャル層上にシリコン酸化膜またはシリコ
ン窒化膜より成るいイオン注入に対してマスクとなる１
層の絶縁膜を形成する工程と、 前記エピタキシャル層上に形成される前記１層の第１の
絶縁膜において、予定のベース領域と予定の前記上下分
離領域の上拡散層に対応する前記１層の第１の絶縁膜に
不純物の導入孔を同時に形成する工程と、 前記予定のベース領域上の前記導入孔にイオン注入用の
マスクを覆い前記上拡散層の導入孔を介して不純物をイ
オン注入し、前記上下分離領域の上拡散層を形成する工
程と、 前記マスクを除去した後、前記ベースの導入孔を介して
不純物をイオン注入し、前記ベース領域を形成する工程
と 前記第１の絶縁膜を除去した後、前記エピタキシャル層
上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の一部を除去して、前記コレクタ領域
を露出したコレクタ孔、前記ベース領域を露出したベー
ス孔およびエミッタ孔を形成する工程と、 前記エミッタ孔を介してイオン注入しエミッタ領域を形
成する工程と、 前記コレクタ領域、前記ベース領域および前記エミッタ
領域とオーミックコンタクトするコレクタ電極、ベース
電極およびエミッタ電極を前記コレクタ孔、ベース孔お
よびエミッタ孔を介して形成する工程とを備えることを
特徴とした半導体集積回路の製造方法。 - 【請求項２】前記ベース領域を形成する工程において、 前記イオン注入用のマスクを除去した後、２つの前記導
入孔を介して不純物を同時にイオン注入することによ
り、前記ベース領域を形成すると同時に前記上拡散層に
再度不純物を導入することを特徴とした請求項１記載の
半導体集積回路の製造方法。 - 【請求項３】前記ベース領域を形成する工程において、 前記イオン注入用のマスクを除去した後、前記予定の上
下分離領域の上拡散層上の前記導入孔にイオン注入用の
マスクを覆い、前記予定のベース領域の導入孔を介して
不純物をイオン注入し前記ベース領域を形成する請求項
１記載の半導体集積回路の製造方法。 - 【請求項４】前記第１の絶縁膜を除去した後、ノンドー
プのシリコン酸化膜とリンドープのシリコン酸化膜を積
層し、前記第２の絶縁膜とする請求項１、請求項２また
は請求項３記載の半導体集積回路の製造方法。 - 【請求項５】前記第２の絶縁膜を形成する工程におい
て、前記ベース領域に対応する第１絶縁膜をエッチング
して、実質的に全体の膜厚が均一になるように形成し、
この後にノンドープのシリコン酸化膜とリンドープのシ
リコン酸化膜を積層し、前記第２の絶縁膜とする請求項
１、請求項２または請求項３記載の半導体集積回路の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127319A JPH06101540B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
| EP90109241A EP0398291B1 (en) | 1989-05-19 | 1990-05-16 | Method for manufacturing a semiconductor integrated circuit |
| DE69033515T DE69033515T2 (de) | 1989-05-19 | 1990-05-16 | Verfahren zur Herstellung einer integrierten Schaltung |
| US07/525,166 US5023195A (en) | 1989-05-19 | 1990-05-16 | Method for manufacturing a semiconductor integrated circuit including a bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127319A JPH06101540B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305464A JPH02305464A (ja) | 1990-12-19 |
| JPH06101540B2 true JPH06101540B2 (ja) | 1994-12-12 |
Family
ID=14956994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127319A Expired - Lifetime JPH06101540B2 (ja) | 1989-05-19 | 1989-05-19 | 半導体集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5023195A (ja) |
| EP (1) | EP0398291B1 (ja) |
| JP (1) | JPH06101540B2 (ja) |
| DE (1) | DE69033515T2 (ja) |
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|---|---|---|---|---|
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| US5254486A (en) * | 1992-02-21 | 1993-10-19 | Micrel, Incorporated | Method for forming PNP and NPN bipolar transistors in the same substrate |
| JP2586395B2 (ja) * | 1993-12-13 | 1997-02-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0778621B1 (en) * | 1995-12-06 | 2008-08-13 | Sony Corporation | Semiconductor device comprising a photodiode and a bipolar element, and method of fabrication |
| US5679593A (en) * | 1996-02-01 | 1997-10-21 | Micron Technology, Inc. | Method of fabricating a high resistance integrated circuit resistor |
| US20060148188A1 (en) * | 2005-01-05 | 2006-07-06 | Bcd Semiconductor Manufacturing Limited | Fabrication method for bipolar integrated circuits |
Family Cites Families (19)
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|---|---|---|---|---|
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| FR2282162A1 (fr) * | 1974-08-12 | 1976-03-12 | Radiotechnique Compelec | Procede de realisation de dispositifs semiconducteurs |
| US4001869A (en) * | 1975-06-09 | 1977-01-04 | Sprague Electric Company | Mos-capacitor for integrated circuits |
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| USRE30282E (en) * | 1976-06-28 | 1980-05-27 | Motorola, Inc. | Double master mask process for integrated circuit manufacture |
| JPS5326580A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Semiconductor unit |
| JPS6028397B2 (ja) * | 1978-10-26 | 1985-07-04 | 株式会社東芝 | 半導体装置の製造方法 |
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