JPH03273358A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPH03273358A JPH03273358A JP7271790A JP7271790A JPH03273358A JP H03273358 A JPH03273358 A JP H03273358A JP 7271790 A JP7271790 A JP 7271790A JP 7271790 A JP7271790 A JP 7271790A JP H03273358 A JPH03273358 A JP H03273358A
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- processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はベクトル処理装置に関し、特に複数のベクトル
プロセッサを有するベクトル処理装置に関するものであ
る。
プロセッサを有するベクトル処理装置に関するものであ
る。
従来技術
従来、複数のベクトルプロセッサを有するベクトル処理
装置では、ベクトル要素数（以下、ＶＬと称す）の大小
に関係なく全ベクトルプロセッサに処理データを均等に
割振り、各ベクトルプロセッサは同一時間に同一演算を
行うようになっている。
装置では、ベクトル要素数（以下、ＶＬと称す）の大小
に関係なく全ベクトルプロセッサに処理データを均等に
割振り、各ベクトルプロセッサは同一時間に同一演算を
行うようになっている。
例えば、ベクトルプロセッサを４台有するベクトル処理
装置では、 ベクトルプロセッサ１に（０，４，８，１２，・・・）
ベクトルプロセッサ２に（１，５，９，１３，・・・）
ベクトルプロセッサ３に（２，６，１０゜１．４．・・
・） ベクトルプロセッサ４に（３，７，１１，。
装置では、 ベクトルプロセッサ１に（０，４，８，１２，・・・）
ベクトルプロセッサ２に（１，５，９，１３，・・・）
ベクトルプロセッサ３に（２，６，１０゜１．４．・・
・） ベクトルプロセッサ４に（３，７，１１，。
１５、・・・）
というように処理データを均等に割振り、ベクトルプロ
セッサ１台当りのＶＬ＠１／４にして処理を行っている
。
セッサ１台当りのＶＬ＠１／４にして処理を行っている
。
次に、以下に示すような互いに独立している命令列（Ｓ
Ｏ−５３はスカラデータ）。
Ｏ−５３はスカラデータ）。
Ｘ （Ｉ）−５Ｏ＋Ａ （１）・・・・・・■Ｙ （Ｉ
）−８１＋Ｂ （１）・・・・・・■Ｚ （１）−９２
＋Ｃ（１）・・・・・・■Ｗ （１）−５３＋Ｄ （１
）・・・・・・■（１−０，１，２，・・・、ｎ） ニツイテ、Ｖ Ｌ −２５６及びＶＬ−３２の時の１ベ
クトルプロセツサの動作を第６図及び第７図に夫々示ス
。この時、ベクトルプロセッサ１台当りのＶＬ（以後Ｓ
ｖｇと呼ぶ）は６４及び８である。
）−８１＋Ｂ （１）・・・・・・■Ｚ （１）−９２
＋Ｃ（１）・・・・・・■Ｗ （１）−５３＋Ｄ （１
）・・・・・・■（１−０，１，２，・・・、ｎ） ニツイテ、Ｖ Ｌ −２５６及びＶＬ−３２の時の１ベ
クトルプロセツサの動作を第６図及び第７図に夫々示ス
。この時、ベクトルプロセッサ１台当りのＶＬ（以後Ｓ
ｖｇと呼ぶ）は６４及び８である。
一般に、主記憶部からベクトルレジスタにベクトルデー
タをロードする際のデータ処理能力は、演算を行なう際
のデータ処理能力よりも優れているが、ここでは４倍の
能力があるものとする。また、主記憶部へのアドレス送
出を開始してからベクトルデータをベクトルレジスタに
書込み始めるまでの時間をメモリアクセスタイムという
が、船釣にこのメモリアクセスタイムは演算時間に比べ
かなり長い。
タをロードする際のデータ処理能力は、演算を行なう際
のデータ処理能力よりも優れているが、ここでは４倍の
能力があるものとする。また、主記憶部へのアドレス送
出を開始してからベクトルデータをベクトルレジスタに
書込み始めるまでの時間をメモリアクセスタイムという
が、船釣にこのメモリアクセスタイムは演算時間に比べ
かなり長い。
図中、タイミンク１ （Ａ−１，８−１，Ｃ−１，Ｄ−
１）は主記憶部へのアドレス送出を、タイミング２（Ａ
−２，Ｂ −２，Ｃ−２，Ｄ−２）はベクトルデータ
のベクトルレジスタへの書込みを夫々示し、更に、タイ
ミング３ （−Ａ−３，Ｂ−３，Ｃ−３，Ｄ−３）は被
演算データのベクトルレジスタからの読出しを、タイミ
ング４ （Ａ−４，Ｂ−４，Ｃ−４，Ｄ−４）は演算結
果のベクトルレジスタへの書込みを夫々示す。
１）は主記憶部へのアドレス送出を、タイミング２（Ａ
−２，Ｂ −２，Ｃ−２，Ｄ−２）はベクトルデータ
のベクトルレジスタへの書込みを夫々示し、更に、タイ
ミング３ （−Ａ−３，Ｂ−３，Ｃ−３，Ｄ−３）は被
演算データのベクトルレジスタからの読出しを、タイミ
ング４ （Ａ−４，Ｂ−４，Ｃ−４，Ｄ−４）は演算結
果のベクトルレジスタへの書込みを夫々示す。
マス、Ａ（Ｉ）のベクトルデータをベクトルレジスタに
ロードする。アドレス送出（Ａ−１）開始のメモリアク
セスタイム後に、ベクトルデータをベクトルレジスタに
書込む（Ａ−２）。ベクトルデータがベクトルレジスタ
に書込まれると同時に、演算器は被演算データＡ（１）
を読出して（Ａ −３）演算を行ない、結果Ｘ （１）
を命令で指定されるベクトルレジスタへ格納する（ Ａ
−４）。
ロードする。アドレス送出（Ａ−１）開始のメモリアク
セスタイム後に、ベクトルデータをベクトルレジスタに
書込む（Ａ−２）。ベクトルデータがベクトルレジスタ
に書込まれると同時に、演算器は被演算データＡ（１）
を読出して（Ａ −３）演算を行ない、結果Ｘ （１）
を命令で指定されるベクトルレジスタへ格納する（ Ａ
−４）。
次ニ、Ｂ （Ｉ）のベクトルデータをベクトルレジスタ
にロードする。この時、Ｘ （１）を求めるために加算
器に対応するベクトルレジスタを使用しているので、Ｂ
（１）をロートするだめのアドレス送出は、前演算でベ
クトルレジスタから第１番目のデータが読出されるまで
抑止される。
にロードする。この時、Ｘ （１）を求めるために加算
器に対応するベクトルレジスタを使用しているので、Ｂ
（１）をロートするだめのアドレス送出は、前演算でベ
クトルレジスタから第１番目のデータが読出されるまで
抑止される。
Ｂ（１）の主記憶へのアドレス送出（Ｂ−１）が開始し
たら、Ａ（Ｉ）の時と同様にベクトルレジスタにベクト
ルデータを書込み（Ｂ−２）、演算を開始してＹ （１
）を求める。以下同様に、Ｃ（１）Ｄ（Ｉ）のベクトル
データを主記憶部からベクトルレジスタにロードして演
算を行ない、Ｚ（Ｉ）Ｗ（１）を求める。
たら、Ａ（Ｉ）の時と同様にベクトルレジスタにベクト
ルデータを書込み（Ｂ−２）、演算を開始してＹ （１
）を求める。以下同様に、Ｃ（１）Ｄ（Ｉ）のベクトル
データを主記憶部からベクトルレジスタにロードして演
算を行ない、Ｚ（Ｉ）Ｗ（１）を求める。
ここて、Ｖ Ｌ −２５６ては、第６図のように主記憶
部へのアクセスが前演算の処理とほとんど並列しており
、演算と演算の間の隙間は小さい。ところが、ＶＬ−３
２では、第７図のように主記憶部へのアクセスが前演算
の処理と並列している時間が少ないので、演算と演算と
の間の隙間が大きい。
部へのアクセスが前演算の処理とほとんど並列しており
、演算と演算の間の隙間は小さい。ところが、ＶＬ−３
２では、第７図のように主記憶部へのアクセスが前演算
の処理と並列している時間が少ないので、演算と演算と
の間の隙間が大きい。
これは、ＶＬが短いと演算にかかる時間（ここでは被演
算データをベクトルレジスタから読出している時間）が
短くなるので、メモリアクセスタイムなどのＶＬに関係
なく一定にかかる時間が表面上顕著になってしまうため
である。
算データをベクトルレジスタから読出している時間）が
短くなるので、メモリアクセスタイムなどのＶＬに関係
なく一定にかかる時間が表面上顕著になってしまうため
である。
上述した従来のベクトル処理装置ては、ＶＬの大小に関
係なく処理データを複数のベクトルプロセッサに均等に
割振っているので、ＶＬが少ない時にはベクトルプロセ
ッサ１台当たりのＶＬが更に少なくなり、メモリアクセ
スタイムなどのＶＬに関係なく一定にかかる時間が表面
上顕在化してしまうので１要素当りの処理時間に換算す
ると、ＶＬが多い時に比べて時間がかかるという欠点が
ある。
係なく処理データを複数のベクトルプロセッサに均等に
割振っているので、ＶＬが少ない時にはベクトルプロセ
ッサ１台当たりのＶＬが更に少なくなり、メモリアクセ
スタイムなどのＶＬに関係なく一定にかかる時間が表面
上顕在化してしまうので１要素当りの処理時間に換算す
ると、ＶＬが多い時に比べて時間がかかるという欠点が
ある。
発明の目的
本発明の目的は、ＶＬの多少に応して演算処理にたずさ
れるベクトルプロセッサの構成を任意に可変制御できる
ようにして、ベクトル処理の効率化を図ったベクトル処
理装置を提供することである。
れるベクトルプロセッサの構成を任意に可変制御できる
ようにして、ベクトル処理の効率化を図ったベクトル処
理装置を提供することである。
発明の構成
本発明によれば、複数のベクトルプロセッサを有するベ
クトル処理装置であって、外部から指定されベクトル命
令を処理するベクトルプロセッサの構成情報に応じて前
記ベクトルプロセッサの構成を指示する指示手段と、こ
の指示手段により指示されたベクトルプロセッサに対し
て前記ベクトル命令を送出する命令制御手段と、前記指
示手段により指示されたベクトルプロセッサの構成数と
処理すべきベクトル要素数とからベクトルプロセッサ１
台当りの処理要素数を算出する手段とを含み、この算出
された処理要素数たけ前記指示されたベクトルプロセッ
サの各々によってベクトル処理をなすようにしたことを
特徴とするベクトル処理装置が得られる。
クトル処理装置であって、外部から指定されベクトル命
令を処理するベクトルプロセッサの構成情報に応じて前
記ベクトルプロセッサの構成を指示する指示手段と、こ
の指示手段により指示されたベクトルプロセッサに対し
て前記ベクトル命令を送出する命令制御手段と、前記指
示手段により指示されたベクトルプロセッサの構成数と
処理すべきベクトル要素数とからベクトルプロセッサ１
台当りの処理要素数を算出する手段とを含み、この算出
された処理要素数たけ前記指示されたベクトルプロセッ
サの各々によってベクトル処理をなすようにしたことを
特徴とするベクトル処理装置が得られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の実施例のブロック図であり、第２図は
本発明に用いる命令語の実施例を示す図である。第２図
において、命令語１００は実行する命令の処理すべきベ
クトル要素数によって決定されるＶＰ（ベクトルプロセ
ッサ）構成指定フィールド１０１と、実行する命令を示
す命令指定部１０２と、使用するベクトルレジスタを指
定するＶＲ指定部１０３とで構成される。
本発明に用いる命令語の実施例を示す図である。第２図
において、命令語１００は実行する命令の処理すべきベ
クトル要素数によって決定されるＶＰ（ベクトルプロセ
ッサ）構成指定フィールド１０１と、実行する命令を示
す命令指定部１０２と、使用するベクトルレジスタを指
定するＶＲ指定部１０３とで構成される。
第１図を参照すると、図中１は命令制御部であり、ＶＰ
構構成指顔部１１を含み、主記憶部（図示せず）から送
られた命令語１００中のＶＰＰ成指定フィールド１０１
を角ｑ読して命令で使用するベクトルプロセッサを指定
し、この指定されたベクトルプロセッサに命令を送出す
る。
構構成指顔部１１を含み、主記憶部（図示せず）から送
られた命令語１００中のＶＰＰ成指定フィールド１０１
を角ｑ読して命令で使用するベクトルプロセッサを指定
し、この指定されたベクトルプロセッサに命令を送出す
る。
ＶＰ構構成指顔部１１はｖＰＰ成指定フィールド１０１
によって複数のベクトルプロセッサを任意のグループに
分け、各グループのベクトルプロセッサ数を決定する。
によって複数のベクトルプロセッサを任意のグループに
分け、各グループのベクトルプロセッサ数を決定する。
ＶＬレジスタ２には命令で処理すべきベクトル要素数が
格納されており、５ｖｆｌ算出手段３はＶＬレジスタ２
に格納されているＶＬを読出し、このＶＬをＶＰＰ成指
定フィールド１０１で指定されたその命令を処理するた
めのＶＰの数によってベクトルプロセッサ１台当りの処
理要素数を算出し、各プロセッサにＳＶＩを通知する。
格納されており、５ｖｆｌ算出手段３はＶＬレジスタ２
に格納されているＶＬを読出し、このＶＬをＶＰＰ成指
定フィールド１０１で指定されたその命令を処理するた
めのＶＰの数によってベクトルプロセッサ１台当りの処
理要素数を算出し、各プロセッサにＳＶＩを通知する。
ベクトルプロセッサ群４は複数のベクトルプロセッサ４
−１．４−２．４−３．−、４−ｎて構成されておす（
図では４個のプロセッサについて示している） 、ｖｐ
構成指示部Ｉ−１で決定した通りにベクトルプロセッサ
の構成を換えることかでき、命令制御部１て指定された
ベクトルプロセッサは５ｖｉｌ算出手段３２て求められ
たＳｖｇにより演算を実行する。
−１．４−２．４−３．−、４−ｎて構成されておす（
図では４個のプロセッサについて示している） 、ｖｐ
構成指示部Ｉ−１で決定した通りにベクトルプロセッサ
の構成を換えることかでき、命令制御部１て指定された
ベクトルプロセッサは５ｖｉｌ算出手段３２て求められ
たＳｖｇにより演算を実行する。
次に、本発明の動作を第３図のようなベクトルプロセッ
サ群４を例に用いて説明する。ベクトルプロセッサ群４
が４台のベクトルプロセッサ（以後、ＶＰＯ，ＶＰＩ、
ＶＰ２．ＶＰ３と呼ぶ）４１、４−２．４−３．４−４
で構成され、各ベクトルプロセッサは加算演算器２２１
、２２２ 、２２３ 、２２４と、乗算演算器２３１
、２３２ 、２３３ 、２３４とを夫々１つずつ備え
、６演算器にはへクトルレジスタが２つずつ対応してい
る。各ベクトルレジスタの容量は６４要素とする。
サ群４を例に用いて説明する。ベクトルプロセッサ群４
が４台のベクトルプロセッサ（以後、ＶＰＯ，ＶＰＩ、
ＶＰ２．ＶＰ３と呼ぶ）４１、４−２．４−３．４−４
で構成され、各ベクトルプロセッサは加算演算器２２１
、２２２ 、２２３ 、２２４と、乗算演算器２３１
、２３２ 、２３３ 、２３４とを夫々１つずつ備え
、６演算器にはへクトルレジスタが２つずつ対応してい
る。各ベクトルレジスタの容量は６４要素とする。
ＶＰＰ成指定フィールド１０１は、ビット１２０〜１２
３の４ビツトで構成され、各ビットで４台のべ’））ル
ア’Ｃ７ｔ’ッｆ （ＶＰＯ，ＶＰ １．、ＶＰ２．Ｖ
Ｐ３）の状態を示す。各ビットとＶＬとの関係を第４図
に示す。コンパイラが使うべきベクトルプロセッサを判
断し、このベクトルプロセッサに対応するビットに“１
°をたてる。ＶＬが６４以下の時は４ビツトのうち１ビ
ツトにｍ１′が立ち、ＶＬが６５〜１２８の時は４ビツ
トのうちの２ビツトに“１“が立ち、ＶＬが１２９〜２
５６の時は４ビツトに“１”が立つ。
３の４ビツトで構成され、各ビットで４台のべ’））ル
ア’Ｃ７ｔ’ッｆ （ＶＰＯ，ＶＰ １．、ＶＰ２．Ｖ
Ｐ３）の状態を示す。各ビットとＶＬとの関係を第４図
に示す。コンパイラが使うべきベクトルプロセッサを判
断し、このベクトルプロセッサに対応するビットに“１
°をたてる。ＶＬが６４以下の時は４ビツトのうち１ビ
ツトにｍ１′が立ち、ＶＬが６５〜１２８の時は４ビツ
トのうちの２ビツトに“１“が立ち、ＶＬが１２９〜２
５６の時は４ビツトに“１”が立つ。
ＶＰ楕精成定フィールド１０１によって、ＶＰ構構成指
顔部１１はベクトルプロセッサの構成を決定し、命令制
御部１はＶＰＰ成指定フィールド１０１以外の命令語１
００を送るベクトルプロセッサを決定する。
顔部１１はベクトルプロセッサの構成を決定し、命令制
御部１はＶＰＰ成指定フィールド１０１以外の命令語１
００を送るベクトルプロセッサを決定する。
（１）ＶＰＰ成指定フィールド１０１が” １０００’
″０１００″、００■０″、“０００１″の時、４台の
ベクトルプロセッサが１台ずつ独立に異なった処理を行
なう構成になり、１°の立っているビットに対応するベ
クトルプロセッサに命令語ｌｏｏを送る。
″０１００″、００■０″、“０００１″の時、４台の
ベクトルプロセッサが１台ずつ独立に異なった処理を行
なう構成になり、１°の立っているビットに対応するベ
クトルプロセッサに命令語ｌｏｏを送る。
（２）ＶＰＰ成指定フィールド１０１７！＋＜ ”１１
００”“００１１”の時、２台ずつのベクトルプロセッ
サが独立に異なった処理を行なう構成になり、“］”の
立っているビットに対応する２台のベクトルプロセッサ
に命令語を送る。
００”“００１１”の時、２台ずつのベクトルプロセッ
サが独立に異なった処理を行なう構成になり、“］”の
立っているビットに対応する２台のベクトルプロセッサ
に命令語を送る。
（３）ＶＰ構成指定フィールド１０１が“１１１どの時
、４台のベクトルプロセッサが同一処理を行なう構成に
なり、７１″の立っているビットに対応するベクトルプ
ロセッサ、つまり４台のベクトルプロセッサに命令語を
送る。
、４台のベクトルプロセッサが同一処理を行なう構成に
なり、７１″の立っているビットに対応するベクトルプ
ロセッサ、つまり４台のベクトルプロセッサに命令語を
送る。
いま、前述した■〜■の互いに独立した命令列について
、Ｖ Ｌ −２５６の時とＶＬ−３２の時の処理方法を
述べる。
、Ｖ Ｌ −２５６の時とＶＬ−３２の時の処理方法を
述べる。
まず、Ｖ Ｌ −２５８の時について説明すると、命令
語１００を作成する際に、ｖｐｐ成指定フィールド１０
１に“１１１１°をセットする。ＶＰ構成指示部゛１−
１はｖＰ構成指定フィールド１０１を解読して、４台の
ベクトルプロセッサで同一処理を行なう構成に決定し、
命令制御部１はＶＰ構成指定フィールド１０１以外の命
令語１００を４台のベクトルプロセッサに送る。
語１００を作成する際に、ｖｐｐ成指定フィールド１０
１に“１１１１°をセットする。ＶＰ構成指示部゛１−
１はｖＰ構成指定フィールド１０１を解読して、４台の
ベクトルプロセッサで同一処理を行なう構成に決定し、
命令制御部１はＶＰ構成指定フィールド１０１以外の命
令語１００を４台のベクトルプロセッサに送る。
ＶＬレジスタ２には２５６がセットされており、このＶ
Ｌレジスタ２とＶＰ購成指示フィールドｊ０１の“１”
の立っているビット数とによって、Ｓ〜ｇ算出手段３て
Ｓｖｇとして６４を算出する。ベクトルプロセッサ群４
は従来通りへクトルデータを各ベクトルプロセッサに割
振って、■式から■式まで順次処理を行なう。
Ｌレジスタ２とＶＰ購成指示フィールドｊ０１の“１”
の立っているビット数とによって、Ｓ〜ｇ算出手段３て
Ｓｖｇとして６４を算出する。ベクトルプロセッサ群４
は従来通りへクトルデータを各ベクトルプロセッサに割
振って、■式から■式まで順次処理を行なう。
次に、ＶＬ−３２の時について説明すると、命令語１０
０を作成する際に、ＶＰ構成指定フィールド１０１に“
１０００”又は“０１００″又は“００１Ｏ″又は“０
００１“をセットする。この時、■式の演算はＶＰＯで
５２式の演算はＶＰｌて、■式の演算はＶＦ６で、■式
の演算はＶＦ６て夫々処理するように“１″を立てるビ
ットを考慮する。
０を作成する際に、ＶＰ構成指定フィールド１０１に“
１０００”又は“０１００″又は“００１Ｏ″又は“０
００１“をセットする。この時、■式の演算はＶＰＯで
５２式の演算はＶＰｌて、■式の演算はＶＦ６で、■式
の演算はＶＦ６て夫々処理するように“１″を立てるビ
ットを考慮する。
ｖｐ構構成指顔部１１はＶＰ構成指定フィールド１０１
より４台のベクトルプロセッサが１台ずつ独立に異なっ
た処理を行なう構成に決定し、命令制御部１はｖｐｐ成
指定フィールド１０１以外の命令セット１００をＶＰ構
成指定フィールｌ”１０１で“１“の立っているビット
に対応するベクトルプロセッサに送る。
より４台のベクトルプロセッサが１台ずつ独立に異なっ
た処理を行なう構成に決定し、命令制御部１はｖｐｐ成
指定フィールド１０１以外の命令セット１００をＶＰ構
成指定フィールｌ”１０１で“１“の立っているビット
に対応するベクトルプロセッサに送る。
ＶＬレジスタ２には３２がセットされており、ＶＬレジ
スタ２とＶＰ構成指定フィールドｌｏｔの”１”の立っ
ているビット数とによって、５Ｖ１１！出手段３でＳＶ
Ｉとして３２を算出する。
スタ２とＶＰ構成指定フィールドｌｏｔの”１”の立っ
ているビット数とによって、５Ｖ１１！出手段３でＳＶ
Ｉとして３２を算出する。
ベクトルプロセッサ群４はＶＰ構成指示部］−１で決定
した通りに４台のベクトルプロセッサが独立に異なった
処理を行なえるように構成を変更し、命令制御部１から
送られた命令を処理する。
した通りに４台のベクトルプロセッサが独立に異なった
処理を行なえるように構成を変更し、命令制御部１から
送られた命令を処理する。
そこで、ＶＬ−３２の時の各プロセッサの動作を第５図
に示す。まず、ベクトルプロセッサ４−１（ＶＰＯ）で
Ａ （１）をロードし、ベクトルプロセッサ４−２（Ｖ
ＰＩ）でＢ（Ｉ）をロードし、ベクトルプロセッサ４−
３（ＶＦ６）てＣ（１）をロードし、ベクトルプロセッ
サ４−４（ＶＦ６）てＤ（Ｉ）をロードする。
に示す。まず、ベクトルプロセッサ４−１（ＶＰＯ）で
Ａ （１）をロードし、ベクトルプロセッサ４−２（Ｖ
ＰＩ）でＢ（Ｉ）をロードし、ベクトルプロセッサ４−
３（ＶＦ６）てＣ（１）をロードし、ベクトルプロセッ
サ４−４（ＶＦ６）てＤ（Ｉ）をロードする。
この時４台のベクトルプロセッサは１台ずつパラレルに
動くので、加算演算を４つ同時に処理することができる
。従って、Ａ （１）、 Ｂ （１）。
動くので、加算演算を４つ同時に処理することができる
。従って、Ａ （１）、 Ｂ （１）。
Ｃ（Ｉ） 、 Ｄ （１）のベクトルデータをロードす
る際に、ベクトルレジスタ干渉が起こらないのでＡ （
Ｉ）のアドレス送出（Ａ−１）が終了したらＢ（Ｉ）が
アドレス送出（Ｂ−１）を開始し、続いてＣ（１）、
Ｄ （１）かアドレス送出を開始する。
る際に、ベクトルレジスタ干渉が起こらないのでＡ （
Ｉ）のアドレス送出（Ａ−１）が終了したらＢ（Ｉ）が
アドレス送出（Ｂ−１）を開始し、続いてＣ（１）、
Ｄ （１）かアドレス送出を開始する。
各ベクトルプロセッサでベクトルデータをＶＲ指定部［
０３て指定したベクトルレジスタに書込む（Ａ−２，Ｂ
−２，Ｃ−２、Ｄ−２）と同時に、演算器は被演算デー
タをベクトルレジスタから読出して（Ａ−３，Ｂ−３，
Ｃ−３，Ｄ−３）演算を行ない、結果をＶＲ指定部１０
３て指定したベクトルレジスタに格納ｔル（Ａ−４，Ｂ
−４，Ｃ−４，Ｄ−４） 、 −）マ’ｌ、■、■１．
■、■式の演算が並列して処理されることになるのであ
る。
０３て指定したベクトルレジスタに書込む（Ａ−２，Ｂ
−２，Ｃ−２、Ｄ−２）と同時に、演算器は被演算デー
タをベクトルレジスタから読出して（Ａ−３，Ｂ−３，
Ｃ−３，Ｄ−３）演算を行ない、結果をＶＲ指定部１０
３て指定したベクトルレジスタに格納ｔル（Ａ−４，Ｂ
−４，Ｃ−４，Ｄ−４） 、 −）マ’ｌ、■、■１．
■、■式の演算が並列して処理されることになるのであ
る。
発明の詳細
な説明したように、本発明によれば、ベクトル長か短い
時に全ベクトルプロセッサにデータを割振らずに、複数
のベクトルプロセッサを任意のグループに分け、各グル
ープで独立に異なる演算を行なうようにすることによっ
て、メモリアクセスタイムなどのＶＬに関係なく一定に
ががる時間が演算処理時間に隠れ表面上に見えなくなる
ので、１要素当りの処理時間に換算していもベクトル長
か長い時とはとんとかわらないという効果がある。
時に全ベクトルプロセッサにデータを割振らずに、複数
のベクトルプロセッサを任意のグループに分け、各グル
ープで独立に異なる演算を行なうようにすることによっ
て、メモリアクセスタイムなどのＶＬに関係なく一定に
ががる時間が演算処理時間に隠れ表面上に見えなくなる
ので、１要素当りの処理時間に換算していもベクトル長
か長い時とはとんとかわらないという効果がある。
加えて、任意のグループに分かれたベクトルプロセッサ
か互いに独立して動作することによって演算器が増える
ので、演算器ネックによる処理の中断か少なくなるとい
う効果もある。
か互いに独立して動作することによって演算器が増える
ので、演算器ネックによる処理の中断か少なくなるとい
う効果もある。
第１図は本発明の実施例のブロック図、第２図は命令セ
ットの内容を示す図、第３図は第１図のベクトルプロセ
ッサ群の例を示す図、第４図はＶＬとベクトルプロセッ
サ構成との関係を示す図、第５図はＶＬ−６４の場合の
本発明の動作を示すタイムチャート、第６図はＶ Ｌ
−２５６の場合の従来例の動作を示すタイムチャート、
第７図はＶＬ−３２の場合の従来例の動作を示すタイム
チャートである。 主要部分の符号の説明 １・・・・・命令制御部 ２・・・・・ＶＬレジスタ ３・・・・・ＳＶＩ算出手段 ４・・・・ベクトルプロセッサ群 １−１・・・・・ｖｐ構構成指郡 部願人 甲府日本電気株式会社
ットの内容を示す図、第３図は第１図のベクトルプロセ
ッサ群の例を示す図、第４図はＶＬとベクトルプロセッ
サ構成との関係を示す図、第５図はＶＬ−６４の場合の
本発明の動作を示すタイムチャート、第６図はＶ Ｌ
−２５６の場合の従来例の動作を示すタイムチャート、
第７図はＶＬ−３２の場合の従来例の動作を示すタイム
チャートである。 主要部分の符号の説明 １・・・・・命令制御部 ２・・・・・ＶＬレジスタ ３・・・・・ＳＶＩ算出手段 ４・・・・ベクトルプロセッサ群 １−１・・・・・ｖｐ構構成指郡 部願人 甲府日本電気株式会社
Claims (1)
- （１）複数のベクトルプロセッサを有するベクトル処理
装置であって、外部から指定されベクトル命令を処理す
るベクトルプロセッサの構成情報に応じて前記ベクトル
プロセッサの構成を指示する指示手段と、この指示手段
により指示されたベクトルプロセッサに対して前記ベク
トル命令を送出する命令制御手段と、前記指示手段によ
り指示されたベクトルプロセッサの構成数と処理すべき
ベクトル要素数とからベクトルプロセッサ１台当りの処
理要素数を算出する手段とを含み、この算出された処理
要素数だけ前記指示されたベクトルプロセッサの各々に
よってベクトル処理をなすようにしたことを特徴とする
ベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271790A JPH03273358A (ja) | 1990-03-22 | 1990-03-22 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271790A JPH03273358A (ja) | 1990-03-22 | 1990-03-22 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273358A true JPH03273358A (ja) | 1991-12-04 |
Family
ID=13497385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7271790A Pending JPH03273358A (ja) | 1990-03-22 | 1990-03-22 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273358A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077265A (ja) * | 1983-10-05 | 1985-05-01 | Hitachi Ltd | ベクトル処理装置 |
| JPS62152071A (ja) * | 1985-12-25 | 1987-07-07 | Nec Corp | デ−タ処理装置 |
-
1990
- 1990-03-22 JP JP7271790A patent/JPH03273358A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077265A (ja) * | 1983-10-05 | 1985-05-01 | Hitachi Ltd | ベクトル処理装置 |
| JPS62152071A (ja) * | 1985-12-25 | 1987-07-07 | Nec Corp | デ−タ処理装置 |
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