JPH03278227A - 全加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は全加算器に関し、特に０ＭＯ８）ランジスタを
用いて構成するのに適した高速全加算器に関するもので
ある。

〔従来の技術〕

従来の全加算器を第６図に示す。加算信号Ａと被加算信
号Ｂと桁上げ入力信号Ｃｉを入力して、和出力信号Ｓと
桁上げ出力信号ＣＯを出力する公知の回路であり和出力
信号Ｓ２桁上げ出力信号ＣＯは、それぞれ次式のごとく
表される。

Ｓ＝Ａ■Ｂ■Ｃ１ ＣＯ＝Ａ−Ｂ十〇ｉ・　（ＡＯ■ＢＯ）多数ビット同士
の全加算器を構成する場合は第７図に示す様に、第６図
のブロックを直列接続する。

〔発明が解決しようとする課題〕

上述した従来の全加算器は、１ビット当りの桁上げ入力
信号から桁上げ信号出力までの遅延時間がＮＡＮＤゲー
ト２段かかる。本発明は、従来の全加算器の加算時間の
支配的要素である桁上げ信号伝搬時間を大幅に短縮して
、より高速の加算器を構成するのに最適な全加算器を提
供せんとするものである。

〔課題を解決するための手段〕

上述した従来の全加算器が１ビツトの加算信号Ａと１ビ
ツトの被加算信号Ｂと桁上げ入力信号Ｃｉを入力して、
１ビツトの和出力信号Ｓと桁上げ出力信号ＣＯを出力す
る回路であったのに対し、本発明は２ビツトの加算信号
ＡＯ，Ａｌと２ビツトの被加算信号ＢＯ，Ｂｌと桁上げ
入力信号Ｃｉを入力して、２ビツトの和出力信号Ｓｏ、
ＳＬと出力信号ＣＯを出力する回路にすることにより１
ビット当りの桁上げ信号伝搬時間を大幅に短縮すること
を特徴としている。

〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の１実施例の全体構成図であり、４ビツ
トの全加算器である。第２図は第１図１の等価回路説明
図、第３図は第１図２の等価回路説明図である。

第２図は、２ビツトの加算信号ＡＯ，Ａｌと２ビツトの
被加算信号ＢＯ，Ｂｌと桁上げ入力信号Ｃｉを入力して
、２ビツトの和出力信号Ｓｏ、ＳＬと桁上げ出力信号Ｃ
Ｏｘを出力する回路であり、ＣＯｘはアクティブＬＯＷ
の信号である。第１表の真理値表から、和出力信号８０
，８１、桁上げ出力信号ＣＯｘは、それぞれ次式のごと
く表される。

Ｓｏ　＝ＡＯ■ＢＯ■Ｃ１ ５ｌ　−（（届σ匣豆「罰）・（Ａｌ■Ｂｌ）＋（ＡＯ
■ＢＯ＋ＡＯ・ＢＯ）・（訂σ訂））・Ｃｉ＋（罰］預
・（ＡＩ■Ｂｌ）＋ＡＯ・ＢＯ・（訂Ｏ訂））・ＣＩＣ
０Ｘ＝ＡＯ・ＢＯ・（Ａｌ■Ｂｌ）＋ＡＩ・Ｂ１＋（Ａ
Ｏ■ＢＯ）・（ＡＩ■Ｂｌ）・Ｕ第４図は、第２図の回
路の論理シミュレーションの結果である。

第３図は、２ビツトの加算信号Ａ２．Ａ３と２ビツトの
被加算信号Ｂ２．Ｂ３と桁上げ入力信号ＣｉＸを入力し
て、２ビツトの和出力信号Ｓ２゜Ｂ３と桁上げ出力信号
ＣＯを出力する回路であり、ＣｉＸはアクティブＬＯＷ
の信号である。第２表の真理値表から、和出力信号８２
．Ｂ３、桁上げ出力信号ＣＯは、それぞれ次式のごとく
表される。

５２＝Ａ２■Ｂ２■− ３３＝（（訂σ飼豆Ｆ髄）・（Ａ３■Ｂ３）＋（Ａ２■
Ｂ２＋Ａ２・Ｂ２）・（罷σ認））・爪＋（陣］狂・（
Ａ３■８３）＋Ａ２・Ｂ２・（屈σ品））ＣｉＸＣＯ＝
Ａ２・Ｂ２・（Ａ３■Ｂ３）＋Ａ３・Ｂ３＋（Ａ２■Ｂ
２）・（Ａ３■Ｂ３）・■第５図は、第３図の回路の論
理シミュレーションの結果である。

次に、第１図の４ビットデータ全加算器のキャリーライ
ンのスピードを見積る。Ｃｉ大入力ら、ＣＯ出力までの
ゲート段数は２段である。これは、従来の４ビツト全加
算器（第７図）に比べ、キャリーの伝搬スピードは４倍
となる。

５ 第 表 第 ２ 表 第２図及び第３図の内部構成は、第１表及び第２表に説
明したのと同じ機能であればどんな構成でもよい。

〔発明の効果〕

以上説明したように本発明によれば、従来の全加算器の
キャリーの伝搬スピードに比べ、約４倍のスピードを得
ることができ、０ＭＯ８構成の乗算器、多入力加算器等
を構築するのに最適であって、その効果はきわめて大き
いものである。

【図面の簡単な説明】

第１図は本発明の一実施例の等価回路説明図である。 第２図及び第３図は本発明の一実施例の回路図である。 第４図及び第５図は本発明の一実施例のタイミング図で
ある。 第６図及び第７図は従来の全加算器、ブロック回路説明
図及び等価回路説明図である。 １．２・・・・・・２ビットデータどうしの全加算器、
ＡＯ〜Ａ３・・・・・・加算信号、ＢＯ〜Ｂ３・・・・
・・被加算信号、Ｃｉ、ＣｉＸ・・・・・・桁上げ入力
信号、ｓｏ〜Ｓ３・・・・・・和出力信号、ｃｏ、ｃｏ
ｘ・・川・桁上げ出力信号、１１〜２２・・・・・・イ
ンバータ、３１〜３３・・・・・・ＮＡＮＤ、４１〜４
６・川・・クロックドインバータ、５１〜５３・・・・
・・トランスファゲート、６１〜７３・・・・・・Ｎｃ
ｈ）ランスファゲート、８１〜９３・・・・・・Ｐｃｈ
）ランスファゲート、１１１〜１２２・・・・・・イン
バータ、１３１〜１３３・・・・・・ＮＡＮＤ、１４１
〜１４６・・・・・・クロックドインバータ、１５１〜
１５３・・・・・・トランスファゲート、１１６〜１７
３・・・・・・ＮＣｈトランスファゲート、１８１〜１
９３・・・・・・Ｐｃｈ）ランスファゲート、２０１，
２０３・・−・・−ＮＯＲ，２０２，２０４・旧−・Ａ
ＮＤＮＯＲ１２０５〜２０７・川・・ＮＡＮＤ。

Claims (1)

【特許請求の範囲】
1. 全加算器において、第１、第２の２つの２ビットデータ
   どうしの全加算器を有し、第１の全加算器はＡ０、Ａ１
   、Ｂ０、Ｂ１、Ｃｉの５つの入力及び、Ｓ０、Ｓ１、Ｃ
   ０Ｘの３つの出力を有し、（Ａ０■Ｂ０）・（Ａ１■Ｂ
   １）が真であるときに、Ｃ０ＸにＣｉを反転した値を出
   力し、Ａ１・Ｂ１またはＡ０・Ｂ０・（Ａ１■Ｂ１）が
   真のときにはＣ０Ｘに低論理レベルを出力し、第２の全
   加算器は、Ａ２、Ａ３、Ｂ２、Ｂ３、ＣｉＸの５つの入
   力及び、Ｓ２、Ｓ３、Ｃ０の３つの出力を有し、（Ａ２
   ■Ｂ２）・（Ａ３■Ｂ３）が真であるときに、Ｃ０にＣ
   ｉＸを反転した値を出力し、Ａ３・Ｂ３またはＡ２・Ｂ
   ２・（Ａ３■Ｂ３）が真のときにはＣ０に高論理レベル
   を出力し、第１、第２の全加算器を２ｎ個直列接続する
   ことにより、４ｎビットデータどうしの全加算器を構成
   でき、キャリーラインの論理段数を２ｎ段で構成できる
   ことを特徴とした全加算器。