JPH03278618A - 誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、誤り訂正回路、特に誤り訂正回路のデータ交
換回路に関する。

〔従来の技術〕 従来の装置は、特願昭６３−９１４１８号・　「リード
・ソロモン符号の符号化・復号装置および復号方法」に
記載のように、高速に訂正パターン、訂正位置を求める
のに、シフトレジスタを逆方向に動作させる方法がある
。しかし、この方法ではシフトレジスタやＥＯＲ回路の
入出力方向を変えるために、数多くのセレクタが必要な
構成となるので、その方法に代わり、上述の明細書中に
記載のように、ＣＰＵがシフトレジスタをリード／ライ
トしてシフトレジスタの値を交換し、順方向にシフトさ
せることによって、ハードウェア量を増加させることな
く、逆方向にシフトさせるのと同等に訂正バタン・訂正
位置を求めることができる。

更に、上述した従来の装置では、リード・ソロモン符号
の符号化復号装置および復号方法に記載のように、生成
多項式〇　（ｘ）として、Ｇ（ｘ　）　＝ｚ　’　＋　
Ｘ　５＋βｘ’十ｘ３＋βＸ２＋Ｘ＋　１ 但し、β＝α４ｆｆ９！Ｘ αは、原始多項式ｘ”＋ｘ”＋ｘ’ ＋ｘ＋１の原始光。

を用いている。

〔発明が解決しようとする課題〕

上記従来技術では、ＣＰＵがシフトレジスタの値を交換
した後、訂正パターンを求めるため、ＣＰＵの誤まり訂
正回路の制御以外の処理時間が制約される０例えばハー
ドディスク等では、高速なディスクのメカ制御、データ
転送の制御を行わなくてはならず、ＣＰＵの高速な動作
が必要となっている点について配慮がされていない。従
って将来、ＣＰＵのリアルタイムでの訂正パターン算出
が出来なくなるという問題がある。

又、上記従来技術は、生成多項式によるハードウェア量
の点について配慮がされておらず、現状の生成多項式で
は隣接するレジスタ間ごとにＥＯＲがあり、ハードウェ
ア量が多いという問題があった・ 本発明の目的は、ＣＰＵを介さずにシフトレジスタ間の
データを交換し、高速な訂正パターン。

訂正位置の算出を行うことにある。

本発明の他の目的は、別の生成多項式を用いて。

従来位置よりも少ないハードウェア量で、同等の能力を
持つ誤り訂正回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明においてはデータ交
換のためのバスと、シフトレジスタのデータをバスに出
力するドライバと、バスからのデータと隣接するシフト
レジスタからのデータを選択し、前記シフトレジスタの
入力値を与えるセレクタと、これらの動作を制御する回
路を設ける。

更に本発明においては、生成多項式として。

ｘ６＋αＧ４ａ　ｘ３　＋　１を用いる。

〔作用〕

上述した構成において、バスは、交換すべきデータを送
るように動作する。ドライバは、シフトレジスタ側の出
力データをバス側に出力するように動作する。セレクタ
は、バス側のデータと隣接するシフトレジスタのデータ
の一方を選択してシフトレジスタ側に出力するもので、
データ交換の時にはバス側のデータを選択するように動
作する。

シフトレジスタは、データ交換の際には、データ送信時
には保持しているデータをドライブ側に出力しており、
受信時にはシフトレジスタの制御信号のアサートにより
入力データをラッチするように動作する。制御回路は、
データ交換を行うために、ドライバ、セレクタ、シフト
レジスタの制御信号を生成し、各回路に入力するように
動作する。

生成多項式ｘ６＋α５４１　ｘ３　＋　１を用いると、
誤まり訂正回路は、１６ビットシフトレジスタを６個と
αＧ４８を生成するフィードバック係数ジェネレータを
１個持ち、入力データと６個目のシフトレジスタの出力
データ及び３個目のシフトレジスタとフィードバック係
数ジェネレータの間でＥＯＲ演算を行う。

〔実施例〕

以下、本発明の一実施例を第１図〜第６図により説明す
る。

第１図は本実施例の全体図であり、原始多項式Ｐ　（ｘ
）＝ｘ１Ｇ＋ｘ”＋ｘ３＋１の解αを用いて生成多項式
がＸ′＋α′４１１ｘ３　＋　１である符号長１２バイ
ト、１６ビットのリードソロモンコードの誤り訂正回路
である。本回路は、データ交換を行うために、各１６ビ
ットのシフトレジスタを、８ビット巾のｉ＝２個のシフ
トレジスタｌｋ−１ｉ−１ｇ−１ｅ−１ｃ−１ａとシフ
トレジスタＩＱ−１ｊ−１ｈ−１ｆ−１ｄ−１ｂに分割
し、８ビット幅で１　ａ　→１　ｋ　、　１　ｃ　→１
　ｉ　、　１　ｅ　→１　ｇ　、　１　ｂ→１１２．ｌ
ｄ→ｌｊ、ｉｆ→１ｈとデータを転送するバス４ａと１
　ｋ−＋１　ａ、　１　ｉ−＋１　ｃ、　１　ｇ→１　
ｅ　、　Ｉ　Ｑ　−＋　１　ｂ　、　１　ｊ　−＋　１
　ｄ　、　１　ｂ−）１　ｆとデータを転送するバス４
ｂに１分割したシフトレジスタ１ａ及び１ｂと１ｋ及び
ＩＱ、ｌｃ及び１ｄと１１及びｌｊ、ｌｅ及び１ｆと１
ｇ及び１ｈのｊ＝３対のレジスタを前記バスに接続し、
１×ｊ＝６回に時分割してシフトレジスタのデータ交換
を行う、また、１ａにはドライバとセレクタを制御する
ための制御信号２ａ及びシフトレジスタのラッチタイミ
ングを与えるシフトレジスタ制御信号３ａが入力されて
おり、同様に、１ｂ−ｆｉにドライバ、セレクタ制御信
号２ｂ−Ｑ及びシフトレジスタ制御信号３ｂ−Ｑが入力
されている。その他、データ交換後に訂正パターン、訂
正位置を算出するためのシフト動作を行う時、データを
送るのに用いられる１０２〜１１９の８ビットデータ線
、その計算に用いられる、それぞれ８個のＥＯＲ６ａ〜
ｄ及びフィードバック係数生成回路５２本回路を利用し
てリートソロモンコードの符号化・復号化を行う時はデ
ータを入力し、誤り訂正時には全ビット″０”を入力す
るデータ線１００．１０１より構成される。

又、同図では復号時に全シフトレジスタ出力１０２〜１
０７．１１０〜１１５のゼロチエツクを行なうゼロ検出
回路、７ａはその出力で、シフトレジスタの全出力がＯ
の時にアサートするゼロ検出信号である。

第２図は、第１図のシフトレジスタ、ドライバ。

セレクタより成る回路１ａを示している。シフトレジス
タ１０は、シフトレジスタ制御信号３ａの立ち上がり、
で、８ビットデータ線１２０のデータをラッチする。ド
ライバ８は、データ線１０２に出力されているデータを
、ドライバ・セレクタ制御信号２ａがアサートしている
間、バス４ａに出力する。

セレクタ９は、バス４ｂのデータとデータ線１０４のデ
ータを選択しデータ線１２０に出力する回路で。

ドライバ・セレクタ制御信号２ａがアサートしている時
はバス４ｂｋデータを出力し、ネゲートしている時はデ
ータ線１０４のデータを出力する。

シフトレジスタ、ドライバ、セレクタより成る回路１ｂ
−Ｑも１ａと同様な構成になっている。

第３図は、１ａのシフトレジスタ、ドライバ・セレクタ
制御信号及びデータ線のタイミングを示す図である。上
から順に、ドライバ・セレクタ制御信号２ａ、シフトレ
ジスタ制御信号３ａ、バス４ａのデータ、バス４ｂのデ
ータ、データ線１０４のデータ、データ線１２０のデー
タ、データ線１０２のデータを示す。Ａ、には、それぞ
れ、データ交換前に、ｌａ、ｌｋのシフトレジスタが保
持していたデータを示し、Ｃは、１ｃが保持しているデ
ータを示す。＊は不定データを意味する。

第４図の４０は、データ交換のためのドライバ・セレク
タ制御信号２　ａ　＝　Ｑ及びシフトレジスタ制御信号
３８〜Ｑを生成している回路である。デ−夕交換をする
ために５ＴＡＲＴ信号１１をアサートすると、第３図、
第５図に示すように、ドライバセレクタ制御信号２ａ及
び２に、シフトレジスタ制御信号３ａ及び３ｋを生成す
る０次に、前記制御信号を一定時間遅延させて、制御信
号２ｂ、２α、３ｂ、３Ｑを生成する。以下、同様に遅
延させて、制御信号２ｃｍｊ、３ｃ＝ｊを生成する。

第５図は、全シフトレジスタのデータを交換するための
制御信号のタイミングを表す。

第６１ｉｉＩ（ａ）、（ｂ）は、第１図中ノフィードバ
ック係数生成回路５の中身を示している。

次に、第１図〜第３図により、ｌａと１にのシフトレジ
スタのデータ交換の動作を説明する。最初に１ａのシフ
トレジスタ７にはデータＡが、１にのシフトレジスタに
はデータｋが保持されているものとする。ドライバ・セ
レクタ制御信号２ａ及び２ｋがアサートすると、ドライ
バ８よりデータＡがバス４ａに出力され、同様に、バス
４ｂにはデータｋが出力される。同時に、セレクタ９は
バス４ｂのデータを選択するので、データ線１２０にデ
ータｋが出力される。１にのセレクタも同様に動作する
。その後、シフトレジスタ制御信号３ａがアサートする
と、その立ち上がりで、シフトレジスタ７はデータ線１
２０のデータＫをラッチする。同様に、１にのシフトレ
ジスタはデータＡをラッチする。最後に、制御信号２ａ
、に、３ａ。

ｋをネゲートし、１ａと１にのデータ交換動作を終了す
る。こうして、データＡとデータＫが交換されたことに
なる。

今度は、第１図、第５図により、全シフトレジスタのデ
ータ交換動作を説明する。上述した１対のシフトレジス
タ間のデータ交換を、同様に、他のすべてのシフトレジ
スタ間で行えばよい。第５図に示すような制御信号を与
えると、順に、１ａとｌｋ、ｌｂと、１−Ｑ、ｌｃとｌ
ｉ、ｌｄと１　ｊ＋１ｅとＩｇ、ｉｆと１ｈの間でデー
タ交換が行われ、全データを交換することができる。

本実施例によれば、ＣＰＵを介さずにデータ交換を行っ
ており、高速にデータ交換を行うことができる。また、
生成多項式を工夫したことにより、従来よりもハードウ
ェア量の少ない誤り訂正回路を提供することができる。

〔発明の効果〕

以上説明したように、本発明によれば、ＣＰＵを介さず
にデータ交換を行うので、高速にデータ交換をすること
ができる。

また、新しい生成多項式を用いることで、少ないハード
ウェア量で、従来と同等の訂正能力を持つ誤り訂正回路
を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体図、第２図は第１図の
シフトレジスタ、ドライバ、セレクタより成る回路１ａ
を示す図、第３図はデータ交換時のシフトレジスタ、ド
ライバ、セレクタの動作のタイミング図、第４図は制御
信号生成回路を示す図、第５図は全制御信号のタイミン
グ図、第６図（ａ）、（ｂ）は、フィードバック係数生
成回路５を示す図である。 １ａ−Ω…シフトレジスタ、ドライバ、セレクタよりな
る回路。 ２　ａ　”　Ｑ…ドライバ・セレクタ制御信号。 ３　ａ　”　Ｑ…シフトレジスタ制御信号。 ４　ａ　−ｂ…データ交換のためのバス（８ビット）招
招 ？ 口 第 凹 躬 筋 ３ｆ　、　３ｈ 躬 口 （が）

Claims (1)

1. 【特許請求の範囲】 １、シフトレジスタとフィードバック係数生成回路とＥ
   ＯＲとで構成された回路と、入力端と、これらの動作を
   制御する回路より成る誤り訂正回路において、上記シフ
   トレジスタ内の各レジスタ間のデータを交換するためバ
   スと、上記シフトレジスタ内の各レジスタの値を該バス
   に出力するドライバと、該バスからのデータと上記シフ
   トレジスタ内の隣接するレジスタからのデータを選択し
   、上記シフトレジスタの入力値を与えるセレクタと、こ
   れらの動作を制御する回路を設けたことを特徴とする誤
   り訂正回路。 ２、上記バスを用いて、ｍビット幅のシフトレジスタ間
   のデータ交換を行なうために、上記シフトレジスタをｍ
   ＿ｋ（ｋ＝１、２、…、ｉ：ｍ＿１＋ｍ＿２＋…＋ｍ＿
   １＝ｍ）ビットのｉ個のレジスタからなるシフトレジス
   タに分割し、ｍ＿ｋの最大値をバス幅とする上記バスに
   、分割した該シフトレジスタを接続し、ｉ回に時分割し
   て上記シフトレジスタ内のデータ交換を行うことを特徴
   とする請求項１記載の誤り訂正回路のデータ交換回路。 ３、上記ｍビット幅バスを用いて、ｍビット幅のレジス
   タからなる上記シフトレジスタ内のデータ交換を行うた
   めに、交換する２つのレジスタを１対とし、上記バスに
   ｊ対（ｊ＝１、２、…）のレジスタを接続し、ｊ回に時
   分割して、上記シフトレジスタ内のｊ対のレジスタのデ
   ータ交換を行うことを特徴とする請求項２記載の誤り訂
   正回路のデータ交換回路。 ４、上記バスを用いて、ｍビット巾のシフトレジスタ間
   のデータ交換を行うために、上記シフトレジスタをｍ＿
   ｋ（ｋ＝１、２、…、ｉ：ｍ＿１＋ｍ＿２＋…＋ｍ＿１
   ＝ｍ）ビットのｉ個のシフトレジスタに分割し、ｍ＿ｋ
   の最大値をバス幅とする上記バスに分割したシフトレジ
   スタを接続し、さらに、交換する２つのシフトレジスタ
   を１対とし、上記バスにｊ対（ｊ＝１、２…）のレジス
   タを接続し、ｉ×ｊ回に時分割して上記シフトレジスタ
   のデータ交換を行うことを特徴とする請求項２記載の誤
   り訂正回路のデータ交換回路。 ５、原始多項式Ｐ（ｘ）＝ｘ＾１＾６＋ｘ＾１＾２＋ｘ
   ＾３＋１の解をαとした時、生成多項式がｘ＾６＋α＾
   ６＾４＾８＋ｘ＾３＋１であることを特徴とするリード
   ・ソロモン符号回路。 ６、１６ビットシフトレジスタ６個と、１６ビットの入
   力と１６ビットの出力を持つフィードバック係数生成回
   路１個と、ＥＯＲ演算を行うための３２個のＥＯＲより
   成ることを特徴とする請求項５記載のリード・ソロモン
   符号回路。