JPH03280448A - 半導体ウエーハのダイシング方法 - Google Patents
半導体ウエーハのダイシング方法Info
- Publication number
- JPH03280448A JPH03280448A JP2079905A JP7990590A JPH03280448A JP H03280448 A JPH03280448 A JP H03280448A JP 2079905 A JP2079905 A JP 2079905A JP 7990590 A JP7990590 A JP 7990590A JP H03280448 A JPH03280448 A JP H03280448A
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- JP
- Japan
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- roller
- chips
- wafer
- semiconductor wafer
- dicing
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 10
- 230000002093 peripheral effect Effects 0.000 claims abstract description 3
- 235000012431 wafers Nutrition 0.000 claims description 15
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
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- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
未発ＩＪＩは、半導体ウェーハをチップに分離するダイ
シング方法に関する。
シング方法に関する。
（従来の技術〕
ダイシング方法としては、レーザ、ダイヤモンド針によ
りチップに沿ってスクライブ線を刻設して機械的に分割
するスクライビング方式と、ダイシングソ一方式とある
。従来、前記スクライビング方式では、半導体ウェーハ
にスクライブ線を刻設してから、その線に沿ってローラ
を圧迫して分離している。
りチップに沿ってスクライブ線を刻設して機械的に分割
するスクライビング方式と、ダイシングソ一方式とある
。従来、前記スクライビング方式では、半導体ウェーハ
にスクライブ線を刻設してから、その線に沿ってローラ
を圧迫して分離している。
Ｉ−述した従来の機械的分離方法では、断面がほぼ真円
のローラを用いており、チップの大きさに合わせて適切
な径のローラを選ぶようにしている。小さなチップの場
合には小さな径の、大さなチップには大きな径のローラ
が適する。
のローラを用いており、チップの大きさに合わせて適切
な径のローラを選ぶようにしている。小さなチップの場
合には小さな径の、大さなチップには大きな径のローラ
が適する。
一方、多品種少量生産を効率良く行なうために、最近は
、同一半導体ウェーハに大きさの異なるチップを組込む
ことが多くなっている。この場合、−枚の半導体ウェー
ハのチップ分離を行なうときに、チップの大きさの異な
る部分ごとにローラの径を変える必要があるので、数段
階に作Ｉを分けて行なわなければならないという欠点が
ある。
、同一半導体ウェーハに大きさの異なるチップを組込む
ことが多くなっている。この場合、−枚の半導体ウェー
ハのチップ分離を行なうときに、チップの大きさの異な
る部分ごとにローラの径を変える必要があるので、数段
階に作Ｉを分けて行なわなければならないという欠点が
ある。
本発明の目的は、上記の欠点を除去し、大きさの異なる
チップを含む半導体ウェー／＼を、ただ一つのローラを
用いてチップに分離することを可能とする方法を捉供す
ることにある。
チップを含む半導体ウェー／＼を、ただ一つのローラを
用いてチップに分離することを可能とする方法を捉供す
ることにある。
本発明は、大きさの異なる種別のチー７プが少なくとも
２種以上含まれる半導体ウェーハにスクライブ線を刻設
した後、軸に垂直方向の外周面の曲率が部分的に異なる
ローラにより圧迫することによりチップ分離をする。
２種以上含まれる半導体ウェーハにスクライブ線を刻設
した後、軸に垂直方向の外周面の曲率が部分的に異なる
ローラにより圧迫することによりチップ分離をする。
ローラの断面の曲率を、半導体ウェーハに含まれる、チ
ップの大きさのそれぞれ異なる領域に適合するように、
それぞれ部分的に適切な曲率になるように定める。これ
によって、ローラを変えることなく最適条件で、半導体
ウェーハを圧迫し、チップ分離を行なうことができる。
ップの大きさのそれぞれ異なる領域に適合するように、
それぞれ部分的に適切な曲率になるように定める。これ
によって、ローラを変えることなく最適条件で、半導体
ウェーハを圧迫し、チップ分離を行なうことができる。
以下１図面を参照して、本発明の実施例につき説明する
。第１図において、ローラ１１はその断面を大きい曲率
半径のＡ部分と、小さい曲率半径のＢ部分とを含むよう
にしてあって、半導体ウェーハ１上を、回転軸ｌＯのま
わりに回転させ、圧迫するようにしている。半導体つ工
−ハｌは第３図に示すように１例えば２．ＩＩ類のチッ
プ大きさを有し、スクライブ線ＩＡが刻設されている。
。第１図において、ローラ１１はその断面を大きい曲率
半径のＡ部分と、小さい曲率半径のＢ部分とを含むよう
にしてあって、半導体ウェーハ１上を、回転軸ｌＯのま
わりに回転させ、圧迫するようにしている。半導体つ工
−ハｌは第３図に示すように１例えば２．ＩＩ類のチッ
プ大きさを有し、スクライブ線ＩＡが刻設されている。
ローラ１１を半導体基板ｌ上で回転し、圧迫を加えると
きに、チップの大きさに適合した曲率で各部が圧迫され
、−回の操作でオリエンテーションフラッ）ＩＢに垂直
方向のスクライブ線ＩＡに沿って分離できる。
きに、チップの大きさに適合した曲率で各部が圧迫され
、−回の操作でオリエンテーションフラッ）ＩＢに垂直
方向のスクライブ線ＩＡに沿って分離できる。
次に、第２実施例として、第２図にローラ駆動方式を変
えた例を示す、この例では部分的に曲率が異なる外側ロ
ーラ２１を内側ギヤ２２で駆動するようにしている。第
１実施例と同等の効果を提する。
えた例を示す、この例では部分的に曲率が異なる外側ロ
ーラ２１を内側ギヤ２２で駆動するようにしている。第
１実施例と同等の効果を提する。
以上説明したように未発ＩＪ１は２部分的に曲率の異な
るローラを用いてスクライブ線を刻設した半導体ウェー
ハを圧迫することにより、大きざの異なるチー２プを含
む半導体ウェーハを、唯一回の操作で個々のチップに分
割できる効果がある・
るローラを用いてスクライブ線を刻設した半導体ウェー
ハを圧迫することにより、大きざの異なるチー２プを含
む半導体ウェーハを、唯一回の操作で個々のチップに分
割できる効果がある・
第１図、第２図は本発明の実施例の構成を示す断面図、
第３図は大きさの異なるチップを含む半導体ウェーハの
平面図である。 ｌ・・・半導体ウェーハ、ＩＡ・・・スクライブ線、１
１・・・ローラ、 ２１・・・外側ローラ、２２
・・・内側ギヤ。 特 許 出 願 人 ｎ本電気株式 第２図 ） Ｂ オリエンテーションフラット
第３図は大きさの異なるチップを含む半導体ウェーハの
平面図である。 ｌ・・・半導体ウェーハ、ＩＡ・・・スクライブ線、１
１・・・ローラ、 ２１・・・外側ローラ、２２
・・・内側ギヤ。 特 許 出 願 人 ｎ本電気株式 第２図 ） Ｂ オリエンテーションフラット
Claims (1)
- 大きさの異なる種別のチップが少なくとも２種以上含
まれる半導体ウェーハを、個々のチップに分離する工程
において、スクライブ線の刻設された半導体ウェーハ上
を、軸に垂直方向の外周面の曲率が部分的に異なるロー
ラにより圧迫することによってチップ分離をなすことを
特徴とする半導体ウェーハのダイシング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079905A JPH03280448A (ja) | 1990-03-28 | 1990-03-28 | 半導体ウエーハのダイシング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2079905A JPH03280448A (ja) | 1990-03-28 | 1990-03-28 | 半導体ウエーハのダイシング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280448A true JPH03280448A (ja) | 1991-12-11 |
Family
ID=13703302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2079905A Pending JPH03280448A (ja) | 1990-03-28 | 1990-03-28 | 半導体ウエーハのダイシング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280448A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329157A (en) * | 1992-07-17 | 1994-07-12 | Lsi Logic Corporation | Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
| US5561086A (en) * | 1993-06-18 | 1996-10-01 | Lsi Logic Corporation | Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches |
| US5668400A (en) * | 1995-04-03 | 1997-09-16 | Xerox Corporation | Semiconductor wafer divisible into chips for creating or recording images |
| KR20160102336A (ko) * | 2015-02-20 | 2016-08-30 | 가부시기가이샤 디스코 | 웨이퍼의 분할 장치 및 분할 방법 |
-
1990
- 1990-03-28 JP JP2079905A patent/JPH03280448A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329157A (en) * | 1992-07-17 | 1994-07-12 | Lsi Logic Corporation | Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area |
| US5340772A (en) * | 1992-07-17 | 1994-08-23 | Lsi Logic Corporation | Method of increasing the layout efficiency of dies on a wafer and increasing the ratio of I/O area to active area per die |
| US5341024A (en) * | 1992-07-17 | 1994-08-23 | Lsi Logic Corporation | Method of increasing the layout efficiency of dies on a wafer, and increasing the ratio of I/O area to active area per die |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
| US5561086A (en) * | 1993-06-18 | 1996-10-01 | Lsi Logic Corporation | Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches |
| US5668400A (en) * | 1995-04-03 | 1997-09-16 | Xerox Corporation | Semiconductor wafer divisible into chips for creating or recording images |
| KR20160102336A (ko) * | 2015-02-20 | 2016-08-30 | 가부시기가이샤 디스코 | 웨이퍼의 분할 장치 및 분할 방법 |
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