JPH03283547A - ＣＭＯＳ．ＢｉＣＭＯＳ混在半導体集積回路 - Google Patents
ＣＭＯＳ．ＢｉＣＭＯＳ混在半導体集積回路Info
- Publication number
- JPH03283547A JPH03283547A JP8341990A JP8341990A JPH03283547A JP H03283547 A JPH03283547 A JP H03283547A JP 8341990 A JP8341990 A JP 8341990A JP 8341990 A JP8341990 A JP 8341990A JP H03283547 A JPH03283547 A JP H03283547A
- Authority
- JP
- Japan
- Prior art keywords
- cell layout
- layout region
- cmos
- bicmos
- constituted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 1
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 1
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、ＣＭＯＳ −Ｂ ｉｃＭＯ３混在半導体集積回路
は、第２図に示すように、ＣＭＯＳのセル配置領域５と
Ｂ ｉ ＣＭＯＳのセル配置領域６とが別れており、Ｃ
ＭＯＳのセル配置領域５の外側にＢｉｃＭＯ８のセル配
置領域６が設けられていた。
は、第２図に示すように、ＣＭＯＳのセル配置領域５と
Ｂ ｉ ＣＭＯＳのセル配置領域６とが別れており、Ｃ
ＭＯＳのセル配置領域５の外側にＢｉｃＭＯ８のセル配
置領域６が設けられていた。
上述した従来のＣＭＯＳ −Ｂ ｉＣＭＯ８混在半導体
集積回路の場合、ＣＭＯＳのセル配置領域の外側にＢ
ｉ ＣＭＯＳのセル配置領域があるため、ＣＭＯＳのセ
ル配置領域の中央にあるゲートをＢｉＣＭＯ８のセル配
置領域のゲートに接続するとき、配線が長くなり、ゲー
トの出力負荷容量が大きくなるため、高速動作を制約し
てしまうという欠点がある。
集積回路の場合、ＣＭＯＳのセル配置領域の外側にＢ
ｉ ＣＭＯＳのセル配置領域があるため、ＣＭＯＳのセ
ル配置領域の中央にあるゲートをＢｉＣＭＯ８のセル配
置領域のゲートに接続するとき、配線が長くなり、ゲー
トの出力負荷容量が大きくなるため、高速動作を制約し
てしまうという欠点がある。
本発明のＣＭＯＳ −Ｂｉ ＣＭＯＳ混在半導体集積回
路は、ＣＭＯＳ半導体集積回路のＣＭＯＳのセルを設け
た同一チップ上にＢ ｉ ＣＭＯＳで構成されたセルを
格子状に配置してなる。
路は、ＣＭＯＳ半導体集積回路のＣＭＯＳのセルを設け
た同一チップ上にＢ ｉ ＣＭＯＳで構成されたセルを
格子状に配置してなる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のチップ構成を示す平面図で
ある。
ある。
本実施例はＣＭＯＳのセル配置領域２が設けられれてい
る同一チップ上にＢ ｉ ＣＭＯＳのセル配属領域３が
格子上に構成されてなっている。なお、入出力ＰＡＤ及
び電源ＰＡＤ１はチップの外周部に設けられている。
る同一チップ上にＢ ｉ ＣＭＯＳのセル配属領域３が
格子上に構成されてなっている。なお、入出力ＰＡＤ及
び電源ＰＡＤ１はチップの外周部に設けられている。
即ち本実施例においては、半導体集積回路を開発する場
合、各機能ブロックをＢ ｉ ＣＭＯ３のセル配置領域
３で囲まれたＣＭＯ３のセル配置領域２で構成し、クロ
ックトライバ、ブロック間信号等の負荷容量が大きく且
つ高駆動能力が必要とされるゲートはＢ ｉ ＣＭＯ８
のセル配置領域３で構成する。
合、各機能ブロックをＢ ｉ ＣＭＯ３のセル配置領域
３で囲まれたＣＭＯ３のセル配置領域２で構成し、クロ
ックトライバ、ブロック間信号等の負荷容量が大きく且
つ高駆動能力が必要とされるゲートはＢ ｉ ＣＭＯ８
のセル配置領域３で構成する。
この結果、ＣＭＯ８のセル配置領域２に構成された機能
ブロックのブロック内信号の配線長を短くおさえること
ができ、高速動作を制限しない。
ブロックのブロック内信号の配線長を短くおさえること
ができ、高速動作を制限しない。
さらに、配線が長くなるブロック間信号は、ＢｉＣＭＯ
Ｓのセル配置領域３で構成したゲート出力でインターフ
ェースするため、負荷依存性を受けにい、したがって、
チップサイズが小さくなり、低消費電力で、高速動作が
可能となる。
Ｓのセル配置領域３で構成したゲート出力でインターフ
ェースするため、負荷依存性を受けにい、したがって、
チップサイズが小さくなり、低消費電力で、高速動作が
可能となる。
〔発明の効果〕
以上説明したように本発明は、ＣＭＯ３のセル配置領域
を設けた同一チップ上にＢ ｉ ＣＭＯ９のセル配置領
域を格子状に設けることにより、この二つの領域を分け
て配置するよりも、機能ブロックのブロック内信号の配
線長を短くおさえることができ、高速動作を制限しない
効果がある。さらに、配線が長くなるブロック間信号は
、ＢｉＣＭＯ８て′構成したゲート出力でインターフェ
ースするため、負荷依存性を受けにくい。したがって、
チップサイズが小さくなり、低消費電力で、高速動作が
可能となる。
を設けた同一チップ上にＢ ｉ ＣＭＯ９のセル配置領
域を格子状に設けることにより、この二つの領域を分け
て配置するよりも、機能ブロックのブロック内信号の配
線長を短くおさえることができ、高速動作を制限しない
効果がある。さらに、配線が長くなるブロック間信号は
、ＢｉＣＭＯ８て′構成したゲート出力でインターフェ
ースするため、負荷依存性を受けにくい。したがって、
チップサイズが小さくなり、低消費電力で、高速動作が
可能となる。
第１図は本発明の一実施例のチップ構成を示す平面図、
第２図は従来のＣＭＯ８−Ｂ ｉ ＣＭＯ３混在半導体
集積回路のチップ構成を示す平面図である。 ■、４・・・入出力ＰＡＤ及び電源ＰＡＤ、２．５・・
・ＣＭＯ８のセル配線領域、３．６・・・ＢｉＣＭＯ８
のセル配線領域。
第２図は従来のＣＭＯ８−Ｂ ｉ ＣＭＯ３混在半導体
集積回路のチップ構成を示す平面図である。 ■、４・・・入出力ＰＡＤ及び電源ＰＡＤ、２．５・・
・ＣＭＯ８のセル配線領域、３．６・・・ＢｉＣＭＯ８
のセル配線領域。
Claims (1)
- ＣＭＯＳ半導体集積回路のＣＭＯＳのセルを設けた同
一チップ上にＢｉＣＭＯＳで構成されたセルを格子状に
配置することを特徴とするＣＭＯＳＢｉＣＭＯＳ混在半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8341990A JPH03283547A (ja) | 1990-03-30 | 1990-03-30 | ＣＭＯＳ．ＢｉＣＭＯＳ混在半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8341990A JPH03283547A (ja) | 1990-03-30 | 1990-03-30 | ＣＭＯＳ．ＢｉＣＭＯＳ混在半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283547A true JPH03283547A (ja) | 1991-12-13 |
Family
ID=13801922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8341990A Pending JPH03283547A (ja) | 1990-03-30 | 1990-03-30 | ＣＭＯＳ．ＢｉＣＭＯＳ混在半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168766A (ja) * | 1990-10-31 | 1992-06-16 | Nec Ic Microcomput Syst Ltd | ゲートアレイ |
-
1990
- 1990-03-30 JP JP8341990A patent/JPH03283547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168766A (ja) * | 1990-10-31 | 1992-06-16 | Nec Ic Microcomput Syst Ltd | ゲートアレイ |
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