JPH04168766A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH04168766A JPH04168766A JP29646890A JP29646890A JPH04168766A JP H04168766 A JPH04168766 A JP H04168766A JP 29646890 A JP29646890 A JP 29646890A JP 29646890 A JP29646890 A JP 29646890A JP H04168766 A JPH04168766 A JP H04168766A
- Authority
- JP
- Japan
- Prior art keywords
- internal cell
- region
- type internal
- cells
- bicmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 210000004027 cell Anatomy 0.000 description 140
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 210000003719 b-lymphocyte Anatomy 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、基本セル（以下、内部セルという）が形成さ
れた内部セル領域及び入出力用バッファ（以下、外部セ
ルという）が形成された外部セル領域により構成された
ゲートアレイに関する。
れた内部セル領域及び入出力用バッファ（以下、外部セ
ルという）が形成された外部セル領域により構成された
ゲートアレイに関する。
［従来の技術］
第６図は従来のゲートアレイを示す平面図である。
半導体チップ６１の上面縁部には外部セル領域６２が設
けられており、この外部セル領域６２には入出力用の外
部セルが形成されている。この外部セル領域６２に囲ま
れた領域は内部セル領域６３になっており、この内部セ
ル領域６３には論理回路を構成するための内部セルが形
成されている。
けられており、この外部セル領域６２には入出力用の外
部セルが形成されている。この外部セル領域６２に囲ま
れた領域は内部セル領域６３になっており、この内部セ
ル領域６３には論理回路を構成するための内部セルが形
成されている。
この内部セル領域６３には、例えばＣＭＯＳ型内部セル
のみ又はＢｉＣＭＯＳ型内部セルのみが格子状に配列さ
れて形成されている。
のみ又はＢｉＣＭＯＳ型内部セルのみが格子状に配列さ
れて形成されている。
［発明が解決しようとする課題］
しかしながら、従来のゲートアレイにおいては、内部セ
ルを使用して内部セル領域６３に論理回路を構成する場
合に、負荷状況により回路構成等に制約が発生したり、
又は内部セルの使用数が多くなるという欠点がある。ま
た、内部セル領域６３が１種類の内部セルのみにより構
成されている場合は、自動レイアウトにおいて、使用す
る内部セルが内部セル領域６３の中心部に片寄ってレイ
アウトされることがあり、内部セル領域６３を高効率で
使用することができないという欠点もある。
ルを使用して内部セル領域６３に論理回路を構成する場
合に、負荷状況により回路構成等に制約が発生したり、
又は内部セルの使用数が多くなるという欠点がある。ま
た、内部セル領域６３が１種類の内部セルのみにより構
成されている場合は、自動レイアウトにおいて、使用す
る内部セルが内部セル領域６３の中心部に片寄ってレイ
アウトされることがあり、内部セル領域６３を高効率で
使用することができないという欠点もある。
本発明はかかる問題点に鑑みてなされたものであって、
回路構成上の制約が軽減されると共に、自動レイアウト
においても内部セル領域を高効率で使用することができ
るゲートアレイを提供することを目的とする。
回路構成上の制約が軽減されると共に、自動レイアウト
においても内部セル領域を高効率で使用することができ
るゲートアレイを提供することを目的とする。
［課題を解決するための手段］
本発明に係るゲートアレイは、半導体チップ表面の中央
部に配置され内部セルが形成された内部セル領域と、こ
の内部セル領域を取り囲んで配置され外部セルが形成さ
れた外部セル領域とを有するゲートアレイにおいて、前
記内部セル領域は、ＣＭＯＳ型内部セルからなるＣＭＯ
Ｓ型内部セル領域及びＢｉＣＭＯＳ型内部セルからなる
ＢｉＣＭＯＳ型内部セル領域により構成されていること
を特徴とする。
部に配置され内部セルが形成された内部セル領域と、こ
の内部セル領域を取り囲んで配置され外部セルが形成さ
れた外部セル領域とを有するゲートアレイにおいて、前
記内部セル領域は、ＣＭＯＳ型内部セルからなるＣＭＯ
Ｓ型内部セル領域及びＢｉＣＭＯＳ型内部セルからなる
ＢｉＣＭＯＳ型内部セル領域により構成されていること
を特徴とする。
［作用コ
本発明においては、内部セル領域がＣＭＯＳ型内部セル
領域及びＢｉＣＭＯＳ型内部セル領域により構成されて
いる。従って、負荷状況等に応じて、低電流で駆動する
ことができるＣＭＯＳ型内部セルと駆動能力が大きいＢ
ｉＣＭＯＳ型内部セルとを使い分けることができる。こ
れにより、回路構成上の制約が軽減される。また、内部
セル領域がＣＭＯＳ型内部セル領域とＢｉＣＭＯＳ型内
部セル領域とに分割されているため、自動レイアウトに
おいても内部セル領域を効率よく使用することができる
。
領域及びＢｉＣＭＯＳ型内部セル領域により構成されて
いる。従って、負荷状況等に応じて、低電流で駆動する
ことができるＣＭＯＳ型内部セルと駆動能力が大きいＢ
ｉＣＭＯＳ型内部セルとを使い分けることができる。こ
れにより、回路構成上の制約が軽減される。また、内部
セル領域がＣＭＯＳ型内部セル領域とＢｉＣＭＯＳ型内
部セル領域とに分割されているため、自動レイアウトに
おいても内部セル領域を効率よく使用することができる
。
この場合に、内部セル領域の中央部及び縁部に夫々第１
及び第２のＢｉＣＭＯＳ型内部セル領域を配置し、この
第１及び第２のＢｉＣＭＯＳ型内部セル領域の間にＣＭ
ＯＳ型内部セル領域を配置することにより、自動レイア
ウトにおいて、より一層内部セル領域の利用効率が向上
する。従って、内部セル領域の中央部及び縁部に夫々第
１及び第２のＢｉＣＭＯＳ型内部セル領域を配置し、こ
の第１及び第２のＢｉＣＭＯＳ型内部セル領域の間にＣ
ＭＯＳ型内部セル領域を配置することが好ましい。
及び第２のＢｉＣＭＯＳ型内部セル領域を配置し、この
第１及び第２のＢｉＣＭＯＳ型内部セル領域の間にＣＭ
ＯＳ型内部セル領域を配置することにより、自動レイア
ウトにおいて、より一層内部セル領域の利用効率が向上
する。従って、内部セル領域の中央部及び縁部に夫々第
１及び第２のＢｉＣＭＯＳ型内部セル領域を配置し、こ
の第１及び第２のＢｉＣＭＯＳ型内部セル領域の間にＣ
ＭＯＳ型内部セル領域を配置することが好ましい。
また、第１及び第２のＢｉＣＭＯＳ型内部セル領域に、
構成が異なる複数種類のＢｉＣＭＯＳ型内部セルを設け
ることにより、回路構成上の制約がより一層軽減される
。
構成が異なる複数種類のＢｉＣＭＯＳ型内部セルを設け
ることにより、回路構成上の制約がより一層軽減される
。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）は本発明の第１の実施例に係るゲートアレ
イを示す平面図、第１図（ｂ）は第１図（ａ）において
−点鎖線Ｉｂで囲む領域を拡大して示す拡大平面図、第
１図（ｃ）は第１図（ａ）において−点鎖線Ｉｃで囲む
領域を拡大して示す拡大平面図である。
イを示す平面図、第１図（ｂ）は第１図（ａ）において
−点鎖線Ｉｂで囲む領域を拡大して示す拡大平面図、第
１図（ｃ）は第１図（ａ）において−点鎖線Ｉｃで囲む
領域を拡大して示す拡大平面図である。
半導体チップ１１の中央部には内部セル領域１３が設け
られており、この内部セル領域１３を取り囲むようにし
てチップ１１の上面縁部に外部セル領域１２が設けられ
ている。そして、内部セル領域１３は、中央部に配置さ
れた第１の内部セル領域１３ａ１この第１の内部セル領
域１３ａを取り囲むように配置された第２の内部セル領
域１３ｂ及びこの第２の内部セル領域１３ｂを取り囲む
ようにして配置された第３の内部セル領域１３ｃにより
構成されている。
られており、この内部セル領域１３を取り囲むようにし
てチップ１１の上面縁部に外部セル領域１２が設けられ
ている。そして、内部セル領域１３は、中央部に配置さ
れた第１の内部セル領域１３ａ１この第１の内部セル領
域１３ａを取り囲むように配置された第２の内部セル領
域１３ｂ及びこの第２の内部セル領域１３ｂを取り囲む
ようにして配置された第３の内部セル領域１３ｃにより
構成されている。
第１及び第３の内部セル領域１３ ａ、 １３ ｃに
は、夫々ＢｉＣＭＯＳ型内部セル１８ａ、１８ｂが形成
されており、第２の内部セル領域１３ｂにはＣＭＯＳ型
内部セル１７が形成されている。これらの内部セル１７
． １８ ａ、 １８ ｂはいずれも格子状に配列さ
れている。なお、外部セル領域１２には、従来と同様に
、入出力用の外部セルが形成されている。
は、夫々ＢｉＣＭＯＳ型内部セル１８ａ、１８ｂが形成
されており、第２の内部セル領域１３ｂにはＣＭＯＳ型
内部セル１７が形成されている。これらの内部セル１７
． １８ ａ、 １８ ｂはいずれも格子状に配列さ
れている。なお、外部セル領域１２には、従来と同様に
、入出力用の外部セルが形成されている。
第２図はＣＭＯＳ型内部セル１７を示す平面図である。
このＣＭＯＳ型内部セル１７は、従来のゲートアレイの
内部セルに使用されているものと同一であり、ソース領
域、ドレイン領域及びゲート電極等により構成された２
つのＭＯＳ）ランジスタ部２７ａにより構成されている
。
内部セルに使用されているものと同一であり、ソース領
域、ドレイン領域及びゲート電極等により構成された２
つのＭＯＳ）ランジスタ部２７ａにより構成されている
。
第３図はＢｉＣＭＯ３型内部セル１８ａ、１８ｂを示す
平面図である。このＢｉＣＭＯＳ型内部セル１８ａ、１
８ｂは、ソース領域、ドレイン領域及びゲート電極等に
より構成された６個のＭＯＳトランジスタ部３８ａと、
エミッタ領域、ベース領域及びコレクタ領域等により構
成された２個のバイポーラトランジスタ部３８ｂとによ
り構成されている。
平面図である。このＢｉＣＭＯＳ型内部セル１８ａ、１
８ｂは、ソース領域、ドレイン領域及びゲート電極等に
より構成された６個のＭＯＳトランジスタ部３８ａと、
エミッタ領域、ベース領域及びコレクタ領域等により構
成された２個のバイポーラトランジスタ部３８ｂとによ
り構成されている。
本実施例においては、内部セル領域１３において負荷が
大きい論理回路を構成する場合に、例えば外部からの制
御系についてはＢｉＣＭＯＳ型内部セル１８ｂが設けら
れた第３の内部セル領域１３ｃにおいて論理回路を形成
する。また、内部で発生させる制御系については、Ｂｉ
ＣＭＯＳ型内部セル１８ａが設けられた第１の内部セル
領域１３ａにおいて論理回路を形成する。そして、負荷
が小さい論理回路については、ＣＭＯＳ型内部セル１７
が設けられた第２の内部セル領域１３ｂにおいて論理回
路を形成する。
大きい論理回路を構成する場合に、例えば外部からの制
御系についてはＢｉＣＭＯＳ型内部セル１８ｂが設けら
れた第３の内部セル領域１３ｃにおいて論理回路を形成
する。また、内部で発生させる制御系については、Ｂｉ
ＣＭＯＳ型内部セル１８ａが設けられた第１の内部セル
領域１３ａにおいて論理回路を形成する。そして、負荷
が小さい論理回路については、ＣＭＯＳ型内部セル１７
が設けられた第２の内部セル領域１３ｂにおいて論理回
路を形成する。
このように、本実施例においては、内部セルとしてＣＭ
ＯＳ型内部セル１７及びＢｉＣＭＯＳ型内部セル１８
ａ、 １８ ｂが設けられているため、負荷状況等に
よる論理回路構成時の制約が軽減される。また、ＣＭＯ
Ｓ型内部セルに比して駆動能力が高いＢｉＣＭＯＳ型内
部セルが設けられているため〜負荷状況による使用セル
の数の増加を抑制できる。更に、内部セル領域１３が３
つの領域１３ ａ ＋ １３ ｂ ＋ １３ ｃに
分割されているため、論理回路構成時に内部セル領域１
３を効率よ（使用することができる。
ＯＳ型内部セル１７及びＢｉＣＭＯＳ型内部セル１８
ａ、 １８ ｂが設けられているため、負荷状況等に
よる論理回路構成時の制約が軽減される。また、ＣＭＯ
Ｓ型内部セルに比して駆動能力が高いＢｉＣＭＯＳ型内
部セルが設けられているため〜負荷状況による使用セル
の数の増加を抑制できる。更に、内部セル領域１３が３
つの領域１３ ａ ＋ １３ ｂ ＋ １３ ｃに
分割されているため、論理回路構成時に内部セル領域１
３を効率よ（使用することができる。
第４図（ａ）は本発明の第２の実施例に係るゲートアレ
イを示す平面図、第４図（ｂ）は第４図（ａ）において
−点鎖線ＩＶｂで囲む領域を拡大して示す拡大平面図、
第４図（ｃ）は第４図（ａ）において−点鎖線ＩＶｃで
囲む領域を拡大して示す拡大平面図である。
イを示す平面図、第４図（ｂ）は第４図（ａ）において
−点鎖線ＩＶｂで囲む領域を拡大して示す拡大平面図、
第４図（ｃ）は第４図（ａ）において−点鎖線ＩＶｃで
囲む領域を拡大して示す拡大平面図である。
本実施例においても、半導体チップ４１の表面の中央部
に内部セル領域４３が配置されており、この内部セル領
域４３は外部セル領域４２に取り囲まれている。そして
、第１の実施例と同様に、内部セル領域４３は、中央部
に配置された第１の内部セル領域４３ａ１この第１の内
部セル領域４３ａを取り囲む第２の内部セル領域４３ｂ
及びこの第２の内部セル領域を取り囲む第３の内部セル
領域４３ｃにより構成されている。
に内部セル領域４３が配置されており、この内部セル領
域４３は外部セル領域４２に取り囲まれている。そして
、第１の実施例と同様に、内部セル領域４３は、中央部
に配置された第１の内部セル領域４３ａ１この第１の内
部セル領域４３ａを取り囲む第２の内部セル領域４３ｂ
及びこの第２の内部セル領域を取り囲む第３の内部セル
領域４３ｃにより構成されている。
第１の内部セル領域４３ａにおいては、ＢｉＣＭＯＳ型
内部セル４８ａが格子状に規則的に配列されて配置され
ており、この第１の内部セル領域４３ａの縁部には第３
図に示すＢｉＣＭＯＳ型内型内用９８ａ、１８ｂと同一
の内部セル４８ｂが配置されている。また、第２の内部
セル領域４３ｂには、第２図に示すＣＭＯＳ型内部セル
１７と同一の内部セル４８ｃが格子状に規則的に配列さ
れて形成されている。更に、第３の内部セル領域４３ｃ
においては、第３図に示すＢｉＣＭＯＳ型内部セル１８
ａ、１８ｂと同一の内部セル４８ｄが配列されて形成さ
れている。なお、外部セル領域４２には、従来と同様に
、入出力用の外部セルが形成されている。
内部セル４８ａが格子状に規則的に配列されて配置され
ており、この第１の内部セル領域４３ａの縁部には第３
図に示すＢｉＣＭＯＳ型内型内用９８ａ、１８ｂと同一
の内部セル４８ｂが配置されている。また、第２の内部
セル領域４３ｂには、第２図に示すＣＭＯＳ型内部セル
１７と同一の内部セル４８ｃが格子状に規則的に配列さ
れて形成されている。更に、第３の内部セル領域４３ｃ
においては、第３図に示すＢｉＣＭＯＳ型内部セル１８
ａ、１８ｂと同一の内部セル４８ｄが配列されて形成さ
れている。なお、外部セル領域４２には、従来と同様に
、入出力用の外部セルが形成されている。
第５図は、ＢｉＣＭＯＳ型内部セル４８ａを示す平面図
である。このＢｉＣＭＯＳ型内部セル４８ａは、ソース
領域、ドレイン領域及びゲート電極等により構成された
２個のＭＯＳ）ランジスタ部５９ａ及びエミッタ領域、
ベース領域及びコレクタ領域等により構成された２個の
バイポーラトランジスタ部５９ｂにより構成されている
。このＢｉＣＭＯＳ型内部セル４８ａは、ＢｉＣＭＯＳ
型内部セル４８ｂ、４８ｄに比して小さい領域に形成さ
れている。
である。このＢｉＣＭＯＳ型内部セル４８ａは、ソース
領域、ドレイン領域及びゲート電極等により構成された
２個のＭＯＳ）ランジスタ部５９ａ及びエミッタ領域、
ベース領域及びコレクタ領域等により構成された２個の
バイポーラトランジスタ部５９ｂにより構成されている
。このＢｉＣＭＯＳ型内部セル４８ａは、ＢｉＣＭＯＳ
型内部セル４８ｂ、４８ｄに比して小さい領域に形成さ
れている。
本実施例においては、第１の実施例と同様の効果を得る
ことができるのに加えて、第１の内部セル領域４３ａが
大きさが異なる２種類のＢｉＣＭＯＳ型内部セル４８ａ
、４８ｂにより構成されているため、論理回路を構成す
る場合に選択可能な内部セルの種類が多く、第１の実施
例に比して更に高効率で論理回路を構成することができ
る。
ことができるのに加えて、第１の内部セル領域４３ａが
大きさが異なる２種類のＢｉＣＭＯＳ型内部セル４８ａ
、４８ｂにより構成されているため、論理回路を構成す
る場合に選択可能な内部セルの種類が多く、第１の実施
例に比して更に高効率で論理回路を構成することができ
る。
なお、第１及び第３の内部セル領域は、トランジスタの
数又は大きさ並びにセルの形状等が異なる複数種類のＢ
ｉＣＭＯＳ型内部セルにより構成されていても良く、こ
れと同様に、第２の内部セル領域も、複数種類のＣＭＯ
Ｓ型内部セルにより構成されていても良い。
数又は大きさ並びにセルの形状等が異なる複数種類のＢ
ｉＣＭＯＳ型内部セルにより構成されていても良く、こ
れと同様に、第２の内部セル領域も、複数種類のＣＭＯ
Ｓ型内部セルにより構成されていても良い。
［発明の効果コ
以上説明したように本発明によれば、内部セル領域が、
ＣＭｏ５型内部セルが形成されたＣＭＯＳ型内部セル領
域及びＢｉＣＭＯＳ型内部セルが形成されたＢｉＣＭＯ
Ｓ型内部セル領域により構成されているから、従来に比
して論理回路を構成する際の制約が著しく軽減されると
共に使用するセルの数を低減でき、内部セル領域を効率
よく使用することができる。
ＣＭｏ５型内部セルが形成されたＣＭＯＳ型内部セル領
域及びＢｉＣＭＯＳ型内部セルが形成されたＢｉＣＭＯ
Ｓ型内部セル領域により構成されているから、従来に比
して論理回路を構成する際の制約が著しく軽減されると
共に使用するセルの数を低減でき、内部セル領域を効率
よく使用することができる。
第１図（ａ）は本発明の第１の実施例に係るゲートアレ
イを示す平面図、第１図（ｂ）は第１図（ａ）において
−点鎖線Ｉｂで囲む領域を拡大して示す拡大平面図、第
１図（ｃ）は第１図（ａ）において−点鎖線Ｉｃで囲む
領域を拡大して示す拡大平面図、第２図は同じくそのＣ
ＭＯＳ型内部セルを示す平面図、第３図は同じくそのＢ
１ＣＭｏ５型内部セルを示す平面図、第４図（ａ）は本
発明の第２の実施例に係るゲートアレイを示す平面図、
第４図（ｂ）は第４図（ａ）において−点鎖線ＩＶｂで
囲む領域を拡大して示す拡大平面図、第４図（Ｃ）は第
４図（ａ）において−点鎖線■Ｃで囲む領域を拡大して
示す拡大平面図、第５図は同じくそのＢｉＣＭＯＳ型内
部セルを示す平面図、第６図は従来のゲートアレイを示
す平面図である。 １１．４１，６１；チップ、１２，４２．６２；外部セ
ル領域、１３，４３，６３；内部セル領域、１７；ＣＭ
ＯＳ型内部セル、１８ａ、、１８ｂ。 １８ｃ、４８ａ、４８ｂ；ＢｉＣＭＯＳ型内部セル、２
７ａ、３８ａ＋ ４８ｃ＋ ５９ａ ；ＭＯ８型ト
ランジスタ部、３８ｂ、５９ｂ；バイポーラトランジス
タ部 出願人 日本電気アイジ−マイコン システム株式会社
イを示す平面図、第１図（ｂ）は第１図（ａ）において
−点鎖線Ｉｂで囲む領域を拡大して示す拡大平面図、第
１図（ｃ）は第１図（ａ）において−点鎖線Ｉｃで囲む
領域を拡大して示す拡大平面図、第２図は同じくそのＣ
ＭＯＳ型内部セルを示す平面図、第３図は同じくそのＢ
１ＣＭｏ５型内部セルを示す平面図、第４図（ａ）は本
発明の第２の実施例に係るゲートアレイを示す平面図、
第４図（ｂ）は第４図（ａ）において−点鎖線ＩＶｂで
囲む領域を拡大して示す拡大平面図、第４図（Ｃ）は第
４図（ａ）において−点鎖線■Ｃで囲む領域を拡大して
示す拡大平面図、第５図は同じくそのＢｉＣＭＯＳ型内
部セルを示す平面図、第６図は従来のゲートアレイを示
す平面図である。 １１．４１，６１；チップ、１２，４２．６２；外部セ
ル領域、１３，４３，６３；内部セル領域、１７；ＣＭ
ＯＳ型内部セル、１８ａ、、１８ｂ。 １８ｃ、４８ａ、４８ｂ；ＢｉＣＭＯＳ型内部セル、２
７ａ、３８ａ＋ ４８ｃ＋ ５９ａ ；ＭＯ８型ト
ランジスタ部、３８ｂ、５９ｂ；バイポーラトランジス
タ部 出願人 日本電気アイジ−マイコン システム株式会社
Claims (3)
- （１）半導体チップ表面の中央部に配置され内部セルが
形成された内部セル領域と、この内部セル領域を取り囲
んで配置され外部セルが形成された外部セル領域とを有
するゲートアレイにおいて、前記内部セル領域は、ＣＭ
ＯＳ型内部セルからなるＣＭＯＳ型内部セル領域及びＢ
ｉＣＭＯＳ型内部セルからなるＢｉＣＭＯＳ型内部セル
領域により構成されていることを特徴とするゲートアレ
イ。 - （２）前記内部セル領域は、その中央部に配置されＢｉ
ＣＭＯＳ型内部セルが形成された第１のＢｉＣＭＯＳ型
内部セル領域、この第１のＢｉＣＭＯＳ型内部セル領域
を取り囲んで配置されＣＭＯＳ型内部セルが形成された
ＣＭＯＳ型内部セル領域及びこのＣＭＯＳ型内部セル領
域を取り囲んで配置されＢｉＣＭＯＳ型内部セルが形成
された第２のＢｉＣＭＯＳ型内部セル領域により構成さ
れていることを特徴とする請求項１に記載のゲートアレ
イ。 - （３）前記第１及び第２のＢｉＣＭＯＳ型内部セル領域
のうち少なくとも一方の領域には構成が異なる複数種類
のＢｉＣＭＯＳ型内部セルが形成されていることを特徴
とする請求項２に記載のゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296468A JP2776627B2 (ja) | 1990-10-31 | 1990-10-31 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296468A JP2776627B2 (ja) | 1990-10-31 | 1990-10-31 | ゲートアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04168766A true JPH04168766A (ja) | 1992-06-16 |
| JP2776627B2 JP2776627B2 (ja) | 1998-07-16 |
Family
ID=17833945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296468A Expired - Lifetime JP2776627B2 (ja) | 1990-10-31 | 1990-10-31 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776627B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | 半導体集積回路装置 |
| JPH02102571A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | セミカスタム半導体集積回路 |
| JPH0321071A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH03283547A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | ＣＭＯＳ．ＢｉＣＭＯＳ混在半導体集積回路 |
-
1990
- 1990-10-31 JP JP2296468A patent/JP2776627B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140A (ja) * | 1986-06-19 | 1988-01-05 | Nec Corp | 半導体集積回路装置 |
| JPH02102571A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | セミカスタム半導体集積回路 |
| JPH0321071A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体集積回路装置 |
| JPH03283547A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | ＣＭＯＳ．ＢｉＣＭＯＳ混在半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2776627B2 (ja) | 1998-07-16 |
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