JPH03283876A

JPH03283876A - リアルタイム画像処理装置

Info

Publication number: JPH03283876A
Application number: JP2083127A
Authority: JP
Inventors: Hiroshi Sato; 啓佐藤
Original assignee: Aiwa Co Ltd
Current assignee: Sony Group Corp
Priority date: 1990-03-30
Filing date: 1990-03-30
Publication date: 1991-12-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、テレビジョン（ＴＶ）（，９号のフレーム
シンクロナイザ−、タイムベースコレクタ、ピクチャー
インピクチャー、方式交換等の時間軸操作を伴う信号処
理の場合に適用して好適なリアルタイム画像処理装置に
関する。

［従来の技術］フレームシンクロナイザ等の時間軸操作を伴う画像処理
装置として、専用の入力ボートからデータの書き込みが
行われ、この書き込み動作とは非同期で専用の出力ボー
トからデータの読み出しが行われるメモリがある。

また、入出力兼用の１つのボートをもつ汎用のＤＲＡＭ
　（ダイミック・書き込み・読み出しメモリ）が複数個
設けられ、書き込みと、読み出しのメモリが別個になる
ように組み合わきれて構成されたものも提案されている
。

［発明が解決しようとする課題〕前者のメモリは、書き込みおよび読み出しの各時間軸を
それぞれ任意に選べるので、時間軸操作を伴う画像処理
装置として極めて適切なものであるが、その操作が煩雑
であり、高価である問題点を有する。

後者の装置は、汎用のＤＲＡＭの書き込みおよび読み出
し速度が遅く、これを補うために４個以上の多数のメモ
リを必要とし、これらを制御するための回路が複雑化し
、大規模化する問題点があった。

この発明は、これらの問題点を簡単な構成で解決したリ
アルタイム画像処理装置を提供するものである。

［課題を解決するための手段］上述の課題を解決するため、この発明においては、第１
および第２のメモリを有し、これらのメモリは、ビデオ信号の水平方向に関し、１水
平周期の１／２の周期のデータがメモリでき、垂直方向
に関し、ビデオ信号の１垂直分のデータがメモリできる
メモリ容量を有し、第１のメモリにはビデオ信号の水平
方向に関する前半の１／２のデータが、第２のメモリに
はビデオ画像の水平方向に関する後半の１／２のデータ
がそれぞれメモリされ、各メモリはページモードで駆動されることを特徴とする
ものである。

［作　用］この構成において、第１のメモリ１９ａにはビデオ信号
の水平方向に関する前半の１７２のデータが、第２のメ
モリ１９ｂにはビデオ信号の水平方向に関する後半の１
／２のデータがメモリされ、ざらに、各メモリ１９ａ、
１９ｂはページモードで駆動きれるので、１サイクルタ
イムが短かくなる。

そのため、高いサンプリング周波数でサンプリングきれ
たビデオ信号をメモリする場合でも、リアルタイムで使
用できる。

［実　施　例］続いて、この発明に係る画像メモリの一例を図面を参照
して詳細に説明する。

第１図において、コンポジットビデオ信号から分Ｓきれ
た復号同期パルスＰＯが、入力端子１からＡＦＣ（自動
周波数制ｍ＞回路２に供給きれ、これから出力される水
平同期パルスＰＨが書き込みタイミングパルス発生回路
（ＷＴＧ）３に供給され、これから第２図で説明する４
種類のタイミングパルス（ライン切換パルスＰａ、ラッ
チ用パルスＰｂ１並列−直列変換用バルスＰｃ、？−４
ビット変換用パルスＰｄ）が出力されて、これらがマル
チプレクサ４に入力され、以下のような動作が行なわれ
る。

すなわち、このマルチプレクサ４には、コンポジットビ
デオ信号から分離された７ビツト構成の輝度信号（以下
Ｙ信号という）が入力端子５より供＆される。同様に、
入力端子６より５ビツトの色差信号Ｂ−Ｙ　（以下Ｕ信
号という）が、入力端子７より同じく５ビツト構成の色
差信号Ｒ−Ｙ（以下Ｖ信号という）が夫々供給される。

Ｕ信号及びＶ信号は線順次信号であって、奇数ラインで
Ｕ信号が得られるときは、偶数ラインにＶ信号が得られ
ることになる。

第２図はマルチプレクサ４の具体例を示すものであって
、その動作を第３図を用いて簡単に説明する。以下説明
する切換スイッチはすべて電子的に構成きれている。

書き込みタイミングパルス発生回路３からのライン切換
パルスＰａにより、切換スイッチ８はコンポジット信号
の１水平周期（以下ＩＨという）ごとに切り換えられ、
入力端子６および７の入力Ｕ信号およびＶ信号が色差線
順次で入力きれて、５ビツトのパラレル信号のままラッ
チ回路９０入力端子りに入力される。

なお、最初のＩＨ期間（例えば奇数ライン）ではＵ信号
が入力されているものとする。この入力信号は、書き込
みタイミングパルス発生回路３からのラッチ用パルスＰ
ｂが入力端子Ｒに入力されることにより、一定期間保持
きれ、出力端子Ｑから５ビツトのパラレル信号として送
出きれ、次段の切換スイッチ１０の固定接点１１ａ〜１
１ｅに供給される。

切換スイッチ１０は書き込みタイミングパルス発生回路
３からの並列−直列変換用パルスＰｃによって切り換え
られ、固定接点１１ａ〜ｌｉｅに得られている５ビツト
のパラレル信号の上位（ＭＳＢ）ビットから順次選択さ
れる。この場合の切換タイミングは後述するところから
明らかとなる。

入力端子５に入力されている７ビツトのＹ信号は、上位
４ピツトと下位（ＬＳＢ）３ビツトとに分けられて、上
位４ピツトが切換スイッチ１３の固定接点１４ａに入力
され、下位３ビツトが固定接点１４ｂに入力きれる。

この場合、上述した切換スイッチ１０の可動接点１２に
得られる１ビツトが切換スイッチ１３の固定接点１４ｂ
に供給され、従ってこの固定接点１４ｂにはＹ信号中の
３ビツトとＵ信号中の１ビツトとの計４ビットのパラレ
ル信号が入力されることになる。

書き込みタイミングパルス発生回路３からの７−４ビツ
ト変換用パルスＰｄにより、切換スイッチ１３の可動接
点１５が切り換えられる。以下その動作を説明する。

第３図において、パラレルの７ビツトＹ信号をＹＯ〜Ｙ
６で示し、パラレルの５ビツトＵ　４Ｍ号をＵＯ〜Ｕ４
で示す。

まず、切換スイッチ８が入力端子６を選択してＵ信号が
ラッチ回路９に入力され、切換スイッチ１０の可動接点
１２が固定接点１１ａに切り換えられ、切換スイッチ１
３の可動接点１５が固定接点１４ｂに切り換えられてい
るときは、切換スイッチ１０で選択されたＵ信号の１ピ
ツトＵ４（ＭＳＢ）とＹ信号の下位３ビツトＹＯ〜Ｙ２
との４ピツトが第１データ（パラレルデータ）としてマ
ルチプレクサ４の出力端子１６に得られる。

次に、切換スイッチ１３の可動接点１５が固定接点１４
ａに切り換えられると、Ｙ　（ｇ号の上位４ビツトＹ３
〜Ｙ６が第２データ（パラレルデータ）となってマルチ
プレクサ４の出力端子１６に得られる。この第２データ
が得られている間、切換スイッチ１０の可動接点１２が
固定接点１１ｂに切り換えられる。

次に、切換スイッチ１３の可動接点１５が固定接点１４
ｂに切り換えられると、Ｕ信号の１ビツトＵ３とＹ信号
の下位３ビットＹＯ−Ｙ２との４ピツトが第３データ（
パラレルデータ）として出力端子１６に得られる。

次に、切換スイッチ１３の可動接点１５が固定接点１４
ａに切り換えられると、Ｙ信号の上位４ピツトＹ３〜Ｙ
６が第４データ（パラレルデータ）として出力端子１６
に得られる。

以上の説明から明らかなように、切換スイッチ１０は２
データごとに順次切り換えられ、切換スイッチ１３は１
データごとに切り換えられ、う・ソチ回路９では１０デ
ータ間、Ｕ信号が保持される。

そして上述した動作の繰り返しにより、Ｕ信号の各ビッ
トは第１．３，５，７．９の各データ中に得られ、１０
データをもってＵ信号の１画素が形成される。

第１画素に対応する１０データの送出が終わると、次の
第２画素に対応するＵ　（ｇ号の５ビツトがラッチ回路
９で保持され、上述と同様にして次の１０データ分がマ
ルチプレクサ４の出力端子１６に得られる。このように
してＩＨ期間にわたり、Ｙ信号とＵ信号とのデータが送
出される。

次のＩＨ期間（例えば偶数ライン）では、切換スイッチ
８により入力端子７が選択され、上述のＵ信号の場合と
同様にしてＹ（ｇ号とＶ信号とのデータがマルチプレク
サ４の出力端子１６に送出される。

このようにして、例えば奇数ラインではＹ信号とＵ信号
とのデータが、偶数ラインてはＹ信号とＶ（３号とのデ
ータが４ピツトのパラレルデータに変換きれて出力され
る。

再度、第１図に戻って説明する。

書き込みタイミングパルス発生回路３からざらにパルス
Ｐｅが得られ、これが第１ゲート１７ａのゲート端子に
供給されると共に、インバータ１８を通じて第２ゲート
１７ｂのゲート端子に供給きれる。

このパルスＰｅはＨ／２ごとに低電位および高電位とな
り、パルスＰｅが低電位のとき、第１ゲート１７ａはオ
ン（信号通過）し、第２ゲート１７ｂはオフ（信号遮断
）し、高電位のときはゲートの動作が反転する。

マルチプレクサ４の出力端子１６に得られるパラレル４
ビット出力は、第１ゲート１７ａがオンのとき、これを
通じて第１画像メモリ１９ａ（以下Ａメモリという）の
入出力ボートに供給され、第２ゲート１７ｂがオンのと
き、これを通じて第２画像メモリ１９ｂ（以下Ｂメモリ
という）の入出力ボートに供給される。

Ａメモリ１９ａおよびＢメモリ１９ｂの入出力ボートに
印加されているデータは、後述する書き込みパルスによ
り、それぞれのメモリに書き込まれ、読み出しパルスに
よりそれぞれの入出力ボートに読み出され、かくして読
み出きれたデータは切換スイッチ２０により切り換え選
択されて、次段のデイマルチプレクサ２３に入力される
。

ＡＦＣ回路２からの同期パルスＰＨは、書き込みタイミ
ングパルス発生回路３および読み出しタイミング発生器
２５に供給されて、タイミング調整きれたパルスが出力
され、このパルスに基づいて書き込みアドレスカウンタ
および読み出しアドレスカウンタ２６が駆動される。

これら各カウンタ２４，２６からはそれぞれ、ロウアド
レスストローブパルス（ＲＡＳ）ＰＪ。

コラムアドレススロープパルス（ＣＡＳ）ＰＫ１アドレ
スデータＰＬ　（ＡＯ−Ａ？）　、およびイネーブル信
号ＰＭ（ライトイネーブル信号ＷＥ、り一ドイネーブル
信号ＲＥ）が出力される。

これらのパルスは後述する切換スイッチ２７および２８
により選択きれて、Ａメモリ１９ａとＢメモリ１９ｂに
対し制御信号として選択的に供給される。

書き込みタイミングパルス発生回路３からの上記したパ
ルスＰｅにより、切換スイッチ２７，２８．２０が互い
に連動して切り換えられ、パルスＰｅが低電位のとき、
切換スイッチ２７の可動接点２７ｃが固定接点２７ａ（
実線図示状態）に、切換スイッチ２８の可動接点２８ｃ
が固定接点２８ａ（実線図示状態）に、切換スイッチ２
０の可動接点２０ｃが固定接点２０ａ　（実線図示状態
）にそれぞれ切り換えられる。そして、高電位のときそ
れぞれ実線とは反対側に切り換えられる。

次に動作を説明すると、１ライン中の前半のＨ／２が例
えば低電位であるとすると、ゲート１７ａはオンし、切
換スイッチ２７．２８および２０がそれぞれ実線図示状
態に切り換えられているので、Ａメモリ１９ａは書き込
みアドレスカウンタ２４からの各パルスＰＪ、ＰＫ、Ｐ
Ｌ、Ｐ旧こより制御され、イネーブルパルスＰＭが低電
位であることから書き込み状態となり、マルチプレクサ
４からのデータは、アドレスデータＰＬによって指定さ
れたメモリ位置に順次書き込まれる。

一方、Ｂメモリ１９ｂは読み出しアドレスカウンタ２６
からの各パルスＰＪ、ＰＫ、ＰＬ、ＰＭにより制ｍすれ
、イネーブルパルスＰＭが高電位にあることから読み出
し状態となり、アドレスデータＰＬにより指定されたデ
ータが順次入出力ボートに読み出きれる。このようにし
て読み出された画像データが、切換スイッチ２０を通じ
てデイマルチプレクサ２３に入力される。

このとき、第２ゲート１７ｂはオフ（出力端子が高イン
ピーダンス）状態にあるので、Ｂメモリ１９ｂから読み
出されるデータがマルチプレクサ４側に供給きれること
はない。

後半のＨ／２にあってはパルスＰｅが高電位となり、第
１ゲート１７ａがオフ、第２ゲート１７ｂがオンし、切
換スイッチ２０，２７．２８がそれぞれ実線図示とは反
対側に切り換えられる。従って、この場合は、Ｂメモリ
１９ｂが書き込み状態となり、Ａメモリ１９ａが読み出
し状態となって、これよりのデータがデイマルチプレク
サ２３に入力される。

すなわち、前半のＨ／２ではＡメモリ１９ａに書き込ま
れ、Ｂメモリ１９ｂから読み出きれ、後半のＨ／２では
Ｂメモリ１９ｂに書き込まれ、Ａメモリ１９ａから読み
出される。

第４図はこの状態を、ＩＨ期間について示した。

実線が書込データ、点線が読み出しデータの走査軌跡で
あり、書き込みがＡメモリ１９ａのａ点で始まるとき、
読み出しがＢメモリ１９ｂのｂ点から始まる。そして、
書き込みがＢメモリ１９ｂの０点で始まるとき、読み出
しがＡメモリ１９ａのｄ点から始まり、これらの書き込
みと読み出しとの再走査は常に同期している。

なお、各メモリから読み出されたデータは、デイマルチ
プレクサ２３に入力される。一方、読み出しタイミング
発生器２５から、書き込みタイミングパルス発生回路３
からのパルスとは逆の動作をなすパルスがデイマルチプ
レクサ２３に供給され、ここにおいてマルチプレクサ４
とは逆の処理がなされ、入力端子５．６．７に入力され
たと同様の信号（Ｙ、Ｂ−Ｙ、Ｒ−Ｙ）が復元されて出
力端子３０．３１．３２に得られる。

ビデオ信号のＩＨ期間すなわち、１ライン上の要求され
る解像度をＸとしたとき、水平方向のサンプル数Ｓは、５＝２ｘ／８０Ｘ１０−６ＸｆＨｆＨは水平走査周波数で表され、サンプリング周波数ｆｓは、ｆｓ＝２ｘ／８
０Ｘ　１０−６で表きれる。

なお、メモリ容量Ｍは、Ｍ＝ＳＸ１フィールド期間の水平走査線数×量子化ビッ
ト数で表される。

いま、解像度Ｘを２６０とすると、サンプル数Ｓは４１
３となり、サンプリング周波数ｆｓは６゜５ＭＨｚとな
る。また、水平走査線数を２６３とし、量子化ビット数
を６とすると、ＭはＭ＝６５０にビットとなる。

しかし、この６．５ＭＨｚでは、コンポジットビデオ信
号の変調クロミナンス信号のキャリア周波数（３，５８
ＭＨｚ）に対する必要最低限のサンプリング周波数（サ
ンプリング定理から決まるもので、７．１６Ｍ１（ｚ）
には達しない。

また、画像処理の手段としては、コンポジット信号より
もコンポーネント信号（Ｙ、Ｂ−Ｙ、Ｒ−Ｙの各信号に
分離きれたもの）の方が処理しやすい。

従って、コンポーネント信号で処理することとし、この
場合、Ｙ信号メモリ容量としては、上述した６５０にビ
ットでよく、一方色信号については、変調前の色差信号
Ｂ−Ｙ　（Ｕ）　、Ｒ−Ｙ　（Ｖ）の状態での帯域はＹ
信号の１／２．５〜１／８て充分であるから、これらの
色差信号Ｕ、Ｖ分のメモリ容量としては、２００にビッ
トてよい。よって全メモリ容量として、上記Ｙ信号分と
合わせて８５０にビットが必要となる。

また、コンポーネント信号の場合、メモリか垂直周期ｔ
ｖ以内ですべて書き込み可能なメモリ容量Ｍをもつもの
と考えれば、ｆｓ＝Ｍ／ｌｖＸ量子化ビット数で表され、Ｍが上述した８　５０にビットであり、ｔｖ
が１／６０であり、量子化ビット数が６であるとき、ｆ
ｓは８．５ＭＨｚとなる。

上述したサンプリング周波数ｆｓ＝８．５ＭＨｚをもっ
て、リアルタイムにデータをメモリに書き込み、または
読み出すには、１　／　ｆ　ｓのサイクルタイムｔｓを
もつメモリが必要であり、この場合、サイクルタイムｔ
ｓは１１３ｎｓｅｃとなる。

一般に汎用の２５６Ｘ２５６のメモリ容量をもつＤＲＡ
Ｍのサイクルタイムは、ロウおよびコラムアドレススト
ローブを指定してからデータの書き込み終了（若しくは
読み出し終了）までには、２００ｎｓｅｃ以上要する。

したがって、このサイクルタイムは上述したサイクルタ
イムｔｓよりも長いから、これでは使用できない。

そこで、この発明では更に、データの書き込みおよび読
み出しに際してそれぞれ、ページモードと称されるライ
トサイクルおよびリードサイクル方式が採用される。

すなわち、通常のライトモードでは、第５図Ａに示すよ
うに、ロウアドレスストローブおよびコラムアドレスス
トローブの双方を指定する関係上、これらを指定してか
らデータを書き込むまでに要するサイクルタイムは２０
０ｎｓｅｃである。

これに対し、ページモードによるライトモードでは、第
５図Ｂに示すように、各水平ラインの最初のセルに対し
てのみロウアドレスストローブおよびコラムアドレスス
トローブを指定し、その後のセルに対してはコラムアド
レスストーブのみを指定すればよいので、２番目以降の
セルに対するサイクルタイムは１００ｎｓｅｃとなる。

このページモードによれば、そのサイクルタイムは上述
したサンプリング周波数ｆｓ＝８．５ＭＨ２におけるサ
イクルタイムｔｓ＝　１１３ｎｓｅｃよりも短時間とな
るので、上記した汎用ＤＲＡＭの使用が可能となる。

リードモードに関しても同じであって、第５図Ｃは通常
のリードモードのタイミング関係を示し、同図りはペー
ジモードによるリードモードのタイミング関係を示す。

読み出しに際してもそのサイクルタイムは１００ｎｓｅ
ｃであるから、この場合も何ら問題はない。

また、この発明では、Ａメモリ１９ａおよびＢメモリ１
９ｂがビデオ画像の水平方向に関して直列的に接続され
ているから、ビデオ信号の１水平ライン上のデータを、
２個のメモリのそれぞれの１列分のメモリに分けて書き
込むことができ、必要なサンプル数に容易に対応できる
。

例えば、上述したように、要求される解像度が２６０の
場合、水平方向のサンプル数は４１３となり、汎用のＤ
ＲＡＭの使用でも１水平ラインにつき２５６＋２５６＝
５１２のサンプル数を与えられるので、充分に目的を果
たすことが可能となる。

実際上は、ＩＨ期間（６３、５６μ５ｅｃ）のうち、水
平同期信号等の画像データには直接関係のない期間を除
いて、有効画面の走査期間（５９゜１７μｓｅｃ　）が
５１２サンプル数に分けて書き込まれることになるので
、解像度がより向上する。

ビデオ画像の垂直方向に関して見れば、ＮＴＳＣ方式で
２６３本の走査線を有するが、上述と同様に水平同期信
号等の画像データには直接関係のない期間を除いて、有
効画面の走査期間のデータのみを書き込むことにより、
２５６のサンプル数で充分使用できる。

なお、上述ではＮＴＳＣ方式のビデオ信号の処理につい
て説明したが、ＰＡＬ方式などのテレビジョン方式のビ
デオ信号についても同様に処理できるので、その説明を
省略する。

また、ＡＦＣ回路２からは機器のメインの駆動クロック
として、実際上１１００ｆＨのパルスが得られる。

［発明の効果］以上説明したように、この発明の構成によれば、汎用の
ＤＲＡＭを２個使用して目的とするビデオ信号の処理を
行うことができ、これらのＤＲＡＭの制御回路も簡単に
構成できるので、装置全体を低価格にて提供できる効果
がある。

また、２個のＤＲＡＭの使用とその周辺回路とをもって
回路の規模を小とすることができる効果がある。

また、書き込み、読み出しに際して、それらのスタート
のタイミングのみ規制すれば、その後はそれぞれランダ
ムに書き込みおよび読み出しができる効果がある。

【図面の簡単な説明】

第１図はこの発明によるリアルタイムの画像処理装置の
一例を示す回路図、第２図はマルチプレクサの回路図、
第３図は第２図の動作の説明図、第４図はＡメモリおよ
びＢメモリに対する書き込みおよび読み出しの説明図、
第５図は書きこみ、読み出しのサイクルタイムを説明す
るタイムチャートである。２　・　・３　・　・４　・　・１７ａ。１９ａ。２３　・　・２４　・　・２６　・　・・ＡＦＣ回路・書き込みタイミングパルス発生回路・マルチプレクサ７ｂ・ゲート回路９ｂ・ＤＲＡＭ・デイマルチプレクサ・書き込みアドレスカウンタ・読み出しアドレスカウンタ

Claims

【特許請求の範囲】

（１）第１および第２のメモリを有し、これらのメモリは、ビデオ信号の水平方向に関し、１水
平周期の１／２の周期のデータがメモリでき、垂直方向
に関し、ビデオ信号の１垂直分のデータがメモリできる
メモリ容量を有し、第１のメモリにはビデオ信号の水平方向に関する前半の
１／２のデータが、第２のメモリにはビデオ信号の水平
方向に関する後半の１／２のデータがそれぞれメモリさ
れ、各メモリはページモードで駆動されることを特徴とする
リアルタイム画像処理装置。