JPH0444873B2 - - Google Patents
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- JPH0444873B2 JPH0444873B2 JP58139225A JP13922583A JPH0444873B2 JP H0444873 B2 JPH0444873 B2 JP H0444873B2 JP 58139225 A JP58139225 A JP 58139225A JP 13922583 A JP13922583 A JP 13922583A JP H0444873 B2 JPH0444873 B2 JP H0444873B2
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- signal
- channel
- divided
- signals
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、単一伝送路上の信号が分割されて得
られた複数チヤンネルの分割信号を、再び元の単
一伝送路上の信号に復元する分割信号復元装置に
関する。
られた複数チヤンネルの分割信号を、再び元の単
一伝送路上の信号に復元する分割信号復元装置に
関する。
単一伝送路上の広帯域信号について信号伝送や
信号処理を行なう場合に、予め単一の広帯域信号
を複数チヤンネルに分割してそれぞれ時間軸伸張
を行なうことにより信号周波数（あるいはデータ
クロツク周波数）を低減し、これらの複数チヤン
ネル分割信号毎に信号伝送や信号処理を行ない、
その後各チヤンネルの信号を時間軸圧縮して再び
元の単一伝送路上の広帯域信号に復元することが
知られてい。
信号処理を行なう場合に、予め単一の広帯域信号
を複数チヤンネルに分割してそれぞれ時間軸伸張
を行なうことにより信号周波数（あるいはデータ
クロツク周波数）を低減し、これらの複数チヤン
ネル分割信号毎に信号伝送や信号処理を行ない、
その後各チヤンネルの信号を時間軸圧縮して再び
元の単一伝送路上の広帯域信号に復元することが
知られてい。
例えば、近年において、走査線数が1125本もの
高解像度（高品位あるいは高精細度）ビデオシス
テムの開発が進み、このような高解像度ビデオ信
号を伝送したりデイジタル信号処理することが必
要となりつつある。この高解像度ビデオ信号の周
波数帯域は、例えば25M〜30MHz程度と広く、こ
れをデイジタル化する際のサンプリングクロツク
周波数は、例えば70M〜80MHz程度にも達し、標
準のTTLを用いて信号処理することは略不可能
である。ここで、ECL（エミツタ・カツプルド・
ロジツク，CMLともいう。）等の高速素子を使用
することが考えられるが、このようなECL等の
高速素子は一般に高価であり、また消費電力が大
きいため発熱量が大きく放熱処理が困難であると
いう欠点を有し、さらに、信号処理時にROM
（リード・オンリー・メモリ）やRAM（ランダ
ム・アクセス・メモリ）を用いることが多く、こ
れらのメモリは低速でTTLインターフエースタ
イプのものが多いため、ECL等の高速素子との
インターフエースが困難である。
高解像度（高品位あるいは高精細度）ビデオシス
テムの開発が進み、このような高解像度ビデオ信
号を伝送したりデイジタル信号処理することが必
要となりつつある。この高解像度ビデオ信号の周
波数帯域は、例えば25M〜30MHz程度と広く、こ
れをデイジタル化する際のサンプリングクロツク
周波数は、例えば70M〜80MHz程度にも達し、標
準のTTLを用いて信号処理することは略不可能
である。ここで、ECL（エミツタ・カツプルド・
ロジツク，CMLともいう。）等の高速素子を使用
することが考えられるが、このようなECL等の
高速素子は一般に高価であり、また消費電力が大
きいため発熱量が大きく放熱処理が困難であると
いう欠点を有し、さらに、信号処理時にROM
（リード・オンリー・メモリ）やRAM（ランダ
ム・アクセス・メモリ）を用いることが多く、こ
れらのメモリは低速でTTLインターフエースタ
イプのものが多いため、ECL等の高速素子との
インターフエースが困難である。
このため、入力映像信号を時間軸上でＮ分割
（Ｎは２以上の整数）してＮチヤンネルの信号と
してクロツク信号周波数を１／Ｎに低下させ、こ
れらの各チヤンネル毎に信号処理を行なつた後、
再び元の高周波数クロツクの映像信号に復元する
ことが行なわれている。この場合、信号を復元す
る段階で、従来においては、各チヤンネル毎にそ
れぞれ独立して時間軸復元を行なつた後、スイツ
チ回路により元のデータ順序となるように切換え
て各チヤンネル間のデータ接続を行なつており、
各チヤンネル間の時間軸復元のタイミングやスイ
ツチ回路の切換えタイミングの制御が複雑となつ
て回路構成が複雑化するのみならず、各チヤンネ
ルのデータの接続をスイツチ切換えにより行なつ
ているため、データ不連続や雑音混入等の悪影響
が生じ易いという欠点が回避できない。
（Ｎは２以上の整数）してＮチヤンネルの信号と
してクロツク信号周波数を１／Ｎに低下させ、こ
れらの各チヤンネル毎に信号処理を行なつた後、
再び元の高周波数クロツクの映像信号に復元する
ことが行なわれている。この場合、信号を復元す
る段階で、従来においては、各チヤンネル毎にそ
れぞれ独立して時間軸復元を行なつた後、スイツ
チ回路により元のデータ順序となるように切換え
て各チヤンネル間のデータ接続を行なつており、
各チヤンネル間の時間軸復元のタイミングやスイ
ツチ回路の切換えタイミングの制御が複雑となつ
て回路構成が複雑化するのみならず、各チヤンネ
ルのデータの接続をスイツチ切換えにより行なつ
ているため、データ不連続や雑音混入等の悪影響
が生じ易いという欠点が回避できない。
本発明は、上述の実情に鑑み、分割された各チ
ヤンネルの信号を時間軸圧縮して元の単一の信号
に復元する際に、スイツチ等の切換手段を用いる
ことなく、メモリへの書き込み、読み出しを制御
することにより各チヤンネルの信号の時間軸圧縮
及びスイツチ切換えの機能を実現し、簡単な回路
構成でスイツチングによる悪影響等が無い分割信
号復元装置の提供を目的とする。
ヤンネルの信号を時間軸圧縮して元の単一の信号
に復元する際に、スイツチ等の切換手段を用いる
ことなく、メモリへの書き込み、読み出しを制御
することにより各チヤンネルの信号の時間軸圧縮
及びスイツチ切換えの機能を実現し、簡単な回路
構成でスイツチングによる悪影響等が無い分割信
号復元装置の提供を目的とする。
すなわち、本発明に係る分割信号復元装置の特
徴は、例えば高解像度ビデオ信号のような単一伝
送路上の広帯域信号の一定単位時間毎にＮ分割
（Ｎは２以上の整数）するとともにそれぞれ時間
軸伸張することにより得られたＮチヤンネルの分
割信号を、それぞれ時間軸圧縮して再び単一伝送
路上の信号に復元する分割信号復元装置におい
て、上記Ｎチヤンネルの分割信号を記憶する
RAM（ランダムアクセスメモリ）等の記憶回路
と、上記Ｎチヤンネルの分割信号を順次チヤンネ
ルを巡回しながら上記記憶回路に書き込むように
制御する書き込みアドレ制御回路と、上記記憶回
路に書き込まれた上記Ｎチヤンネルの分割信号を
元の単一伝送路上の信号の順序に従つて読み出す
ように制御する読み出しアドレス制御回路とを有
することである。
徴は、例えば高解像度ビデオ信号のような単一伝
送路上の広帯域信号の一定単位時間毎にＮ分割
（Ｎは２以上の整数）するとともにそれぞれ時間
軸伸張することにより得られたＮチヤンネルの分
割信号を、それぞれ時間軸圧縮して再び単一伝送
路上の信号に復元する分割信号復元装置におい
て、上記Ｎチヤンネルの分割信号を記憶する
RAM（ランダムアクセスメモリ）等の記憶回路
と、上記Ｎチヤンネルの分割信号を順次チヤンネ
ルを巡回しながら上記記憶回路に書き込むように
制御する書き込みアドレ制御回路と、上記記憶回
路に書き込まれた上記Ｎチヤンネルの分割信号を
元の単一伝送路上の信号の順序に従つて読み出す
ように制御する読み出しアドレス制御回路とを有
することである。
先ず、本発明の具体例の説明に先立ち、本発明
装置への入力信号となるＮチヤンネルの信号を得
るための基本動作について図面を参照しながら説
明する。
装置への入力信号となるＮチヤンネルの信号を得
るための基本動作について図面を参照しながら説
明する。
第１図は、単一伝送路上の広帯域信号の一例と
なる高解像度（高品位あるいは高精細度）ビデオ
信号により表示される画面Ｓを示しており、この
画面Ｓ上において、各水平方向ラインを複数個、
例えば４個に等分割して、いわゆる縦割りの画面
ブロツクＡ，Ｂ，Ｃ，Ｄを形成している。そし
て、本発明装置への入力信号としては、上記画面
Ｓ全体を表示する元の単一映像信号より、例えば
上記各画面ブロツクＡ，Ｂ，Ｃ，Ｄにそれぞれ対
応する４チヤンネルの映像信号を分割して取り出
したものを想定している。これは、例えば第２図
に示すように、元の単一伝送路上の映像信号VS
の1H間（１水平期間）を４等分してＡ，Ｂ，Ｃ，
Ｄとし、これらを時間軸伸張して、４つのチヤン
ネルChA，ChB，ChC，ChDにそれぞれ振り分け
ればよい。この第２図の映像信号VSにおいて、
例えば時刻t1から時刻t5までの1H間の信号につい
ては、時刻t1からt2までの上記ブロツクＡに対応
するＨ／４間の信号を時刻t1からt5までの1Hの範
囲に時間軸伸張（４倍に伸張）してチヤンネル
ChAに配分し、t2からt3までの信号をt2からt6ま
でに時間軸伸張してチヤンネルChBに配分し、t3
〜t4の信号をt3〜t7に時間軸伸張してチヤンネル
ChCに配分し、t4〜t5の信号をt4〜t8に時間軸伸張
してチヤンネルChDに配分している。
なる高解像度（高品位あるいは高精細度）ビデオ
信号により表示される画面Ｓを示しており、この
画面Ｓ上において、各水平方向ラインを複数個、
例えば４個に等分割して、いわゆる縦割りの画面
ブロツクＡ，Ｂ，Ｃ，Ｄを形成している。そし
て、本発明装置への入力信号としては、上記画面
Ｓ全体を表示する元の単一映像信号より、例えば
上記各画面ブロツクＡ，Ｂ，Ｃ，Ｄにそれぞれ対
応する４チヤンネルの映像信号を分割して取り出
したものを想定している。これは、例えば第２図
に示すように、元の単一伝送路上の映像信号VS
の1H間（１水平期間）を４等分してＡ，Ｂ，Ｃ，
Ｄとし、これらを時間軸伸張して、４つのチヤン
ネルChA，ChB，ChC，ChDにそれぞれ振り分け
ればよい。この第２図の映像信号VSにおいて、
例えば時刻t1から時刻t5までの1H間の信号につい
ては、時刻t1からt2までの上記ブロツクＡに対応
するＨ／４間の信号を時刻t1からt5までの1Hの範
囲に時間軸伸張（４倍に伸張）してチヤンネル
ChAに配分し、t2からt3までの信号をt2からt6ま
でに時間軸伸張してチヤンネルChBに配分し、t3
〜t4の信号をt3〜t7に時間軸伸張してチヤンネル
ChCに配分し、t4〜t5の信号をt4〜t8に時間軸伸張
してチヤンネルChDに配分している。
ここで、元の映像信号VSの1H間に、サンプリ
ングデータが例えば1856個存在するものとし、こ
れらのデータに対して時間の順序に従つて順次０
から1855までの番号を付してそれぞれデータD0
〜D1855とするとき、これらのデータと各チヤン
ネルChA〜ChDに振り分けられるデータとの対
応関係は、例えば第３図のようになる。この第３
図において、元の映像信号VSのサンプリングク
ロツク周期をTSPとするとき、1H（１水平期間）
は1856TSPに等しく、各チヤンネルChA〜ChDの
クロツク周期TCKは4TSPとなる。また、元の信号
VSの単位時間となる1H期間の1856個のデータD0
〜D1855は、時間軸に沿つて４等分され、分割さ
れたそれぞれ464個ずつのデータが各チヤンネル
ChA〜ChDのそれぞれ1Hの時間に振り分けられ
る。すなわち具体的には、データD0〜D463がチ
ヤンネルChAに、データD464〜D927がチヤンネル
ChBに、データD928〜D1391がチヤンネルChCに、
またデータD1392〜D1855がチヤンネルChDにそれ
ぞれ配分され、このとき、第２図とともに説明し
たように、元の信号VSのt1〜t2間のデータ（第３
図のデータD0〜D463）が４倍に時間軸伸張され
てチヤンネルChAのt1〜t5間に、また、信号VS
のt2〜t3間のデータ（第３図のD464〜D927）、t3〜
t4間のデータ（第３図のD928〜D1391）、及びt4〜t5
間のデータ（第３図のD1392〜D1855）がそれぞれ
４倍に時間軸伸張されて、チヤンネルChBのt2〜
t6間、チヤンネルChCのt3〜t7間、及びチヤンネ
ルChDのt4〜t8間にれぞれ配置される。したがつ
て、第３図に示すように、例えば時刻t1直後の４
サンプリング周期4TSP（＝TCK）間に得られる各
チヤンネルChA〜ChDのデータのうち、３つの
チヤンネルChB，ChC，ChDのデータは、時刻t1
より前の1H期間内のデータD-H 812，D-H 1160，D-H 1508と
なる。ここで、第３図中のデータを指示する記号
Do（ｎ＝０，１，…，1855）の右肩に付された−
Ｈ、あるいは＋Ｈは、元の信号VSの各データの
うち、時刻t1〜t5間の1H期間よりも前あるいは後
の1H期間に存在するデータをそれぞれ示してい
る。すなわち、表示画面上において、互いに等し
い番号ｎのデータD-H o，Do，D+H o等により表示さ
れる画素は、水平方向の位置が等しく、データ
Doの画素に対して、データD-H oの画素は１ライン
分上に、またデータD+H oの画素は１ライン分下
に、それぞれ位置することになる。
ングデータが例えば1856個存在するものとし、こ
れらのデータに対して時間の順序に従つて順次０
から1855までの番号を付してそれぞれデータD0
〜D1855とするとき、これらのデータと各チヤン
ネルChA〜ChDに振り分けられるデータとの対
応関係は、例えば第３図のようになる。この第３
図において、元の映像信号VSのサンプリングク
ロツク周期をTSPとするとき、1H（１水平期間）
は1856TSPに等しく、各チヤンネルChA〜ChDの
クロツク周期TCKは4TSPとなる。また、元の信号
VSの単位時間となる1H期間の1856個のデータD0
〜D1855は、時間軸に沿つて４等分され、分割さ
れたそれぞれ464個ずつのデータが各チヤンネル
ChA〜ChDのそれぞれ1Hの時間に振り分けられ
る。すなわち具体的には、データD0〜D463がチ
ヤンネルChAに、データD464〜D927がチヤンネル
ChBに、データD928〜D1391がチヤンネルChCに、
またデータD1392〜D1855がチヤンネルChDにそれ
ぞれ配分され、このとき、第２図とともに説明し
たように、元の信号VSのt1〜t2間のデータ（第３
図のデータD0〜D463）が４倍に時間軸伸張され
てチヤンネルChAのt1〜t5間に、また、信号VS
のt2〜t3間のデータ（第３図のD464〜D927）、t3〜
t4間のデータ（第３図のD928〜D1391）、及びt4〜t5
間のデータ（第３図のD1392〜D1855）がそれぞれ
４倍に時間軸伸張されて、チヤンネルChBのt2〜
t6間、チヤンネルChCのt3〜t7間、及びチヤンネ
ルChDのt4〜t8間にれぞれ配置される。したがつ
て、第３図に示すように、例えば時刻t1直後の４
サンプリング周期4TSP（＝TCK）間に得られる各
チヤンネルChA〜ChDのデータのうち、３つの
チヤンネルChB，ChC，ChDのデータは、時刻t1
より前の1H期間内のデータD-H 812，D-H 1160，D-H 1508と
なる。ここで、第３図中のデータを指示する記号
Do（ｎ＝０，１，…，1855）の右肩に付された−
Ｈ、あるいは＋Ｈは、元の信号VSの各データの
うち、時刻t1〜t5間の1H期間よりも前あるいは後
の1H期間に存在するデータをそれぞれ示してい
る。すなわち、表示画面上において、互いに等し
い番号ｎのデータD-H o，Do，D+H o等により表示さ
れる画素は、水平方向の位置が等しく、データ
Doの画素に対して、データD-H oの画素は１ライン
分上に、またデータD+H oの画素は１ライン分下
に、それぞれ位置することになる。
このような例えば４チヤンネルに分割された各
データ信号は、それぞれのチヤンネル毎に伝送あ
るいは信号処理された後、本発明の分割信号復元
装置に供給される。
データ信号は、それぞれのチヤンネル毎に伝送あ
るいは信号処理された後、本発明の分割信号復元
装置に供給される。
第４図は本発明の分割信号復元装置の一実施例
を示すブロツク回路図である。この第４図におい
て、４個の入力端子１Ａ，１Ｂ，１Ｃ，１Ｄには
上記各チヤンネルChA，ChB，ChC，ChDの分割
信号が供給されている。これらの入力端子１Ａ〜
１Ｄからの各入力分割信号は、RAM（ランダム
アクセスメモリ）等より成るメモリ回路２にそれ
ぞれ送られている。このメモリ回路２に対するデ
ータ書き込み及び読み出しは、書き込みアドレス
制御回路３及び読み出しアドレス制御回路４によ
り行なわれており、前記第２図の操作と逆の例え
ば第５図に示すような復元操作を行なつている。
を示すブロツク回路図である。この第４図におい
て、４個の入力端子１Ａ，１Ｂ，１Ｃ，１Ｄには
上記各チヤンネルChA，ChB，ChC，ChDの分割
信号が供給されている。これらの入力端子１Ａ〜
１Ｄからの各入力分割信号は、RAM（ランダム
アクセスメモリ）等より成るメモリ回路２にそれ
ぞれ送られている。このメモリ回路２に対するデ
ータ書き込み及び読み出しは、書き込みアドレス
制御回路３及び読み出しアドレス制御回路４によ
り行なわれており、前記第２図の操作と逆の例え
ば第５図に示すような復元操作を行なつている。
この第５図において、チヤンネルChAの時刻
t11からt15までの1H間のデータを、1/4に時間軸
圧縮して、復元出力映像信号VSOの時刻t14〜t15
に配置しており、以下同様に、チヤンネルChBの
t12〜t16間を1/4時間軸圧縮して出力信号VSOの
t15〜t16に、チヤンネルChCのt13〜t17間を1/4に圧
縮してVSOのt16〜t17に、またチヤンネルChDの
t14〜t18間を1/4圧縮してVSOのt17〜t18に、それ
ぞれ配置している。この場合には、第１のチヤン
ネルChAの1H時間毎の同期タイミング（時刻
t11，t15，t19，…）に対して、出力映像信号VSO
のＨ同期信号のタイミング（時刻t14，t18，…）
が3/4Ｈだけずれており、これらのタイミングを
一致させる（あるいはＨ時間分の位相差とする）
ためには、例えば第６図のような復元操作を行な
えばよい。
t11からt15までの1H間のデータを、1/4に時間軸
圧縮して、復元出力映像信号VSOの時刻t14〜t15
に配置しており、以下同様に、チヤンネルChBの
t12〜t16間を1/4時間軸圧縮して出力信号VSOの
t15〜t16に、チヤンネルChCのt13〜t17間を1/4に圧
縮してVSOのt16〜t17に、またチヤンネルChDの
t14〜t18間を1/4圧縮してVSOのt17〜t18に、それ
ぞれ配置している。この場合には、第１のチヤン
ネルChAの1H時間毎の同期タイミング（時刻
t11，t15，t19，…）に対して、出力映像信号VSO
のＨ同期信号のタイミング（時刻t14，t18，…）
が3/4Ｈだけずれており、これらのタイミングを
一致させる（あるいはＨ時間分の位相差とする）
ためには、例えば第６図のような復元操作を行な
えばよい。
すなわち、この第６図においては、第１のチヤ
ンネルChAの1H間（例えば時刻t21〜t26間）の信
号を1/4に時間軸圧縮するとともに、この時間軸
圧縮されたＨ／４分の信号は、復元出力映像信号
VSOの次の1H間（例えば時刻t25〜t29間）の先頭
Ｈ／４の部分（例えば時刻t25〜t26）に配してい
る。次に、チヤンネルChBの1H間（例えばt22〜
t27間）の信号も1/4時間軸圧縮され、出力信号
VSOの上記チヤンネルChAに対応する部分（例
えばt25〜t26間）に連続するＨ／４間（例えばt26
〜t27間）に配される。同様に、チヤンネルChC
の1H間（t23〜t27間）の信号、及びチヤンネル
ChDの1H間（t24〜t28間）の信号も、それぞれ1/
４に時間軸圧縮され、出力信号VSOにおけるチヤ
ンネルChBに対応する部分（t26〜t27間）に連続
するＨ／４間（t27〜t28間）、及びこれに連続する
Ｈ／４間（t28〜t29間）にそれぞれ配される。
ンネルChAの1H間（例えば時刻t21〜t26間）の信
号を1/4に時間軸圧縮するとともに、この時間軸
圧縮されたＨ／４分の信号は、復元出力映像信号
VSOの次の1H間（例えば時刻t25〜t29間）の先頭
Ｈ／４の部分（例えば時刻t25〜t26）に配してい
る。次に、チヤンネルChBの1H間（例えばt22〜
t27間）の信号も1/4時間軸圧縮され、出力信号
VSOの上記チヤンネルChAに対応する部分（例
えばt25〜t26間）に連続するＨ／４間（例えばt26
〜t27間）に配される。同様に、チヤンネルChC
の1H間（t23〜t27間）の信号、及びチヤンネル
ChDの1H間（t24〜t28間）の信号も、それぞれ1/
４に時間軸圧縮され、出力信号VSOにおけるチヤ
ンネルChBに対応する部分（t26〜t27間）に連続
するＨ／４間（t27〜t28間）、及びこれに連続する
Ｈ／４間（t28〜t29間）にそれぞれ配される。
このような４チヤンネルChA〜ChDに分割さ
れた映像信号を単一の映像信号VSOに復元する
ための動作、特にメモリ回路２の書き込み、読み
出し動作について以下に説明する。
れた映像信号を単一の映像信号VSOに復元する
ための動作、特にメモリ回路２の書き込み、読み
出し動作について以下に説明する。
メモリ回路２に対するデータの書き込み及び読
み出しをそれぞれ制御するための書き込みアドレ
ス制御回路３及び読み出しアドレス制御回路４に
は、クロツク信号発生回路５からの書き込みクロ
ツク信号読み出しクロツク信号がそれれぞれ供給
されている。これらのクロツク信号は、例えばク
ロツク入力端子６を介して供給される各チヤンネ
ルの上記データクロツク（周期TCK）に同期がと
られるとともに、このデータクロツク周期TCK間
に、各制御信号３，４がメモリ回路２に対して書
き込み動作と読み出し動作とを交互にそれぞれ４
回ずつ行なうように設定されている。この１デー
タクロツク周期TCK間におけるデータ書き込み及
び読み出し動作の一例を第７図に示す。
み出しをそれぞれ制御するための書き込みアドレ
ス制御回路３及び読み出しアドレス制御回路４に
は、クロツク信号発生回路５からの書き込みクロ
ツク信号読み出しクロツク信号がそれれぞれ供給
されている。これらのクロツク信号は、例えばク
ロツク入力端子６を介して供給される各チヤンネ
ルの上記データクロツク（周期TCK）に同期がと
られるとともに、このデータクロツク周期TCK間
に、各制御信号３，４がメモリ回路２に対して書
き込み動作と読み出し動作とを交互にそれぞれ４
回ずつ行なうように設定されている。この１デー
タクロツク周期TCK間におけるデータ書き込み及
び読み出し動作の一例を第７図に示す。
すなわち、第７図において、１クロツク周期
TCKを８等分し、これらの８個の区間に、４個の
読み出し区間Ｒ１〜Ｒ４と４個の書き込み区間Ｗ
１〜Ｗ４とを交互に、Ｒ１，Ｗ１，Ｒ２，Ｗ２，
Ｒ３，Ｗ３，Ｒ４，Ｗ４の順序で配置している。
そして、各読み出し区間Ｒ１〜Ｒ４においては、
元の映像信号のデータの順序に従つて、Do，
Do+1，Do+2，Do+3の順に読み出し、また、各書
き込み区間Ｗ１〜Ｗ４においては、各チヤンネル
ChA，ChB，ChC，ChDのデータＤ・Ａ，Ｄ・
Ｂ，Ｄ・Ｃ，Ｄ・Ｄを巡回的に書き込んでいる。
TCKを８等分し、これらの８個の区間に、４個の
読み出し区間Ｒ１〜Ｒ４と４個の書き込み区間Ｗ
１〜Ｗ４とを交互に、Ｒ１，Ｗ１，Ｒ２，Ｗ２，
Ｒ３，Ｗ３，Ｒ４，Ｗ４の順序で配置している。
そして、各読み出し区間Ｒ１〜Ｒ４においては、
元の映像信号のデータの順序に従つて、Do，
Do+1，Do+2，Do+3の順に読み出し、また、各書
き込み区間Ｗ１〜Ｗ４においては、各チヤンネル
ChA，ChB，ChC，ChDのデータＤ・Ａ，Ｄ・
Ｂ，Ｄ・Ｃ，Ｄ・Ｄを巡回的に書き込んでいる。
すなわち、第８図は、各チヤンネルChA〜
ChDのデータと、復元力信号VSOのデータとの
関係を示すタイミングチヤートであり、例えば時
刻t25直後の１クロツク周期TCK間においては、各
読み出し区間Ｒ１，Ｒ２，Ｒ３，Ｒ４にてサンプ
リングデータD0，D1，D2，D3がメモリ回路２よ
り読み出されて信号VSOが形成され、またこの
クロツク周期TCK間に各チヤンネルChA，ChB，
ChC，ChDに現われているデータD+H 0・Ａ，
D812・Ｂ，D1160・Ｃ，D1508・Ｄが各書き込み区
間Ｗ１，Ｗ２，Ｗ３，Ｗ４にてそれぞれメモリ回
路２に書き込まれる。
ChDのデータと、復元力信号VSOのデータとの
関係を示すタイミングチヤートであり、例えば時
刻t25直後の１クロツク周期TCK間においては、各
読み出し区間Ｒ１，Ｒ２，Ｒ３，Ｒ４にてサンプ
リングデータD0，D1，D2，D3がメモリ回路２よ
り読み出されて信号VSOが形成され、またこの
クロツク周期TCK間に各チヤンネルChA，ChB，
ChC，ChDに現われているデータD+H 0・Ａ，
D812・Ｂ，D1160・Ｃ，D1508・Ｄが各書き込み区
間Ｗ１，Ｗ２，Ｗ３，Ｗ４にてそれぞれメモリ回
路２に書き込まれる。
ところで、第４図のメモリ回路２のメモリ容量
（ワード数）を元の映像信号の1H間のデータの個
数に等しく1856ワードとし、これらのデータをそ
の番号に等しいアドレスのワードに記憶させると
き、すなわちデータD0〜D1855をアドレス０〜
1855のワードにそれぞれ記憶させるとき、チヤン
ネルChAに属するデータD0〜D463はアドレス０
〜463のメモリブロツクに、チヤンネルChBに属
するデータD464〜D927はアドレス464〜927のメモ
リブロツクに、チヤンネルChCに属するデータ
D928〜D1391はアドレス928〜1391のメモリブロツ
クに、また、チヤンネルChDに属するデータ
D1392〜D1855はアドレス1392〜1855のメモリブロ
ツクに、それぞれ記憶されることになる。この場
合、データの番号が等しければ、元の映像信号の
他のＨ期間に存在するデータ、例えば前述した
D-H 0，D0，D+H 0等は、すべて同一アドレスのワー
ド、例えばアドレス０のワードに書き込まれるか
ら、先に書き込まれたデータが読み出される前に
新データを書き込むことのないようにアドレス制
御を行なう必要がある。このような不都合が生じ
得るのは、第６図の時刻t25，t26，t27，t28直後等
であるが、例えば時刻t25直後においては、第８
図に示すように、アドレス０のデータD0が区間
Ｒ１で読み出された後の区間Ｗ１において、デー
タD+H 0がメモリ回路２の同一アドレス０のワード
に書き込まれるから、データ破壊等の不都合は回
避されている。これは、他の時刻t26，t27，t28直
後等においても同様である。
（ワード数）を元の映像信号の1H間のデータの個
数に等しく1856ワードとし、これらのデータをそ
の番号に等しいアドレスのワードに記憶させると
き、すなわちデータD0〜D1855をアドレス０〜
1855のワードにそれぞれ記憶させるとき、チヤン
ネルChAに属するデータD0〜D463はアドレス０
〜463のメモリブロツクに、チヤンネルChBに属
するデータD464〜D927はアドレス464〜927のメモ
リブロツクに、チヤンネルChCに属するデータ
D928〜D1391はアドレス928〜1391のメモリブロツ
クに、また、チヤンネルChDに属するデータ
D1392〜D1855はアドレス1392〜1855のメモリブロ
ツクに、それぞれ記憶されることになる。この場
合、データの番号が等しければ、元の映像信号の
他のＨ期間に存在するデータ、例えば前述した
D-H 0，D0，D+H 0等は、すべて同一アドレスのワー
ド、例えばアドレス０のワードに書き込まれるか
ら、先に書き込まれたデータが読み出される前に
新データを書き込むことのないようにアドレス制
御を行なう必要がある。このような不都合が生じ
得るのは、第６図の時刻t25，t26，t27，t28直後等
であるが、例えば時刻t25直後においては、第８
図に示すように、アドレス０のデータD0が区間
Ｒ１で読み出された後の区間Ｗ１において、デー
タD+H 0がメモリ回路２の同一アドレス０のワード
に書き込まれるから、データ破壊等の不都合は回
避されている。これは、他の時刻t26，t27，t28直
後等においても同様である。
したがつて、書き込みアドレス制御回路３は、
分割チヤンネルのデータクロツク周期TCK内の各
書き込み区間Ｗ１，Ｗ２，Ｗ３，Ｗ４において、
このクロツク周期TCK間に現われている各チヤン
ネルChA，ChB，ChC，ChDのデータDK1・Ａ，
DK2・Ｂ，DK3・Ｃ，DK4・Ｄを巡回的にそれぞれ
のデータの番号に等しいアドレスに書き込むよう
な制御を行なえばよい。また、読み出しアドレス
制御回路４は、データクロツク周期TCK内の各読
み出し区間Ｒ１，Ｒ２，Ｒ３，Ｒ４において、順
次１ずつ増加するアドレスのデータを読み出し制
御すればよい。そして、メモリ回路２より読み出
されたデータは、元の映像信号のデータ順序に従
うものとなつており、出力端子７を介して取り出
される。
分割チヤンネルのデータクロツク周期TCK内の各
書き込み区間Ｗ１，Ｗ２，Ｗ３，Ｗ４において、
このクロツク周期TCK間に現われている各チヤン
ネルChA，ChB，ChC，ChDのデータDK1・Ａ，
DK2・Ｂ，DK3・Ｃ，DK4・Ｄを巡回的にそれぞれ
のデータの番号に等しいアドレスに書き込むよう
な制御を行なえばよい。また、読み出しアドレス
制御回路４は、データクロツク周期TCK内の各読
み出し区間Ｒ１，Ｒ２，Ｒ３，Ｒ４において、順
次１ずつ増加するアドレスのデータを読み出し制
御すればよい。そして、メモリ回路２より読み出
されたデータは、元の映像信号のデータ順序に従
うものとなつており、出力端子７を介して取り出
される。
次に、第９図は本発明の他の実施例を示し、各
入力端子１Ａ〜１Ｄに供給された各チヤンネル
ChA〜ChDのサンプリングデータを、それぞれ
シリアル／パラレル変換器１１Ａ〜１１Ｄにより
パラレルデータに変換した後、メモリ回路１２に
供給している。この場合、説明を簡略化するため
に、サンプリングデータの１ビツトのみを考える
ものとし、シリアル／パラレル変換器１１Ａ〜１
１Ｄでは８サンプリングデータのそれぞれ１ビツ
トずつのシリアルデータが８ビツトパラレルデー
タに変換されるものとする。ここで、元の映像信
号の1H間のデータの個数が前述と同様に1856個
であるとき、上記変換後のパラレルデータの個数
は232個となり、各チヤンネル当りではそれぞれ
58個ずつのパラレルデータとなる。したがつて、
チヤンネルChAに対応する58個のパラレルデー
タは、メモリ回路１２のアドレス０〜57に記憶さ
れ、同様にチヤンネルChB，ChC及びChDにそれ
ぞれ対応する58個ずつのパラレルデータは、メモ
リ回路１２のアドレス58〜115，116〜173、及び
174〜231にそれぞれ記憶されることになる。
入力端子１Ａ〜１Ｄに供給された各チヤンネル
ChA〜ChDのサンプリングデータを、それぞれ
シリアル／パラレル変換器１１Ａ〜１１Ｄにより
パラレルデータに変換した後、メモリ回路１２に
供給している。この場合、説明を簡略化するため
に、サンプリングデータの１ビツトのみを考える
ものとし、シリアル／パラレル変換器１１Ａ〜１
１Ｄでは８サンプリングデータのそれぞれ１ビツ
トずつのシリアルデータが８ビツトパラレルデー
タに変換されるものとする。ここで、元の映像信
号の1H間のデータの個数が前述と同様に1856個
であるとき、上記変換後のパラレルデータの個数
は232個となり、各チヤンネル当りではそれぞれ
58個ずつのパラレルデータとなる。したがつて、
チヤンネルChAに対応する58個のパラレルデー
タは、メモリ回路１２のアドレス０〜57に記憶さ
れ、同様にチヤンネルChB，ChC及びChDにそれ
ぞれ対応する58個ずつのパラレルデータは、メモ
リ回路１２のアドレス58〜115，116〜173、及び
174〜231にそれぞれ記憶されることになる。
このようなメモリ回路１２を書き込み、読み出
し制御するため、書き込みアドレス制御回路１
３、読み出しアドレス制御回路１４、及びクロツ
ク信号発生回路１５は、前述した第４図の各回路
３，４及び５と略同様な動作を行なうものである
が、上記シリアル／パラレル変換によりクロツク
周波数が1/8に低域されるから、第１０図に示す
ように8TCK期間を１周期として、それぞれ時間
TCKの読み出し区間Ｒ１〜Ｒ４と書き込み区間Ｗ
１〜Ｗ４とを交互に配置した形態で、メモリ回路
１２に対する読み出し及び書き込み制御を行なつ
ている。そして、各読み出し区間Ｒ１，Ｒ２，Ｒ
３，及びＲ４においては、それぞれ８ビツトパラ
レルにデータDo〜Do+7，Do+8〜Do+15，Do+16〜
Do+23、及びDo+24〜Do+31を読み出し、また各書
き込み区間Ｗ１，Ｗ２，Ｗ３，及びＷ４において
は、各チヤンネルのパラレルデータDk1・Ａ〜
Dk1+7・Ａ，Dk2・Ｂ〜Dk2+7・Ｂ，Dk3・Ｃ〜
Dk3+7・Ｃ，Dk4・Ｄ〜Dk4+7・Ｄを巡回的に書き
込んでいる。さらに、メモリ回路２より、各読み
出し区間毎に、すなわち2TCK周期で順次読み出
された８ビツトパラレルデータは、パラレル／シ
リアル変換器１７において８ビツトシリアルデー
タに変換され、2TCKにつき８個のシリアルデー
タ、すなわちデータクロツク周期がTSPの元の映
像信号と等しい周波数の高速データとなつて、出
力端子７を介して取り出される。
し制御するため、書き込みアドレス制御回路１
３、読み出しアドレス制御回路１４、及びクロツ
ク信号発生回路１５は、前述した第４図の各回路
３，４及び５と略同様な動作を行なうものである
が、上記シリアル／パラレル変換によりクロツク
周波数が1/8に低域されるから、第１０図に示す
ように8TCK期間を１周期として、それぞれ時間
TCKの読み出し区間Ｒ１〜Ｒ４と書き込み区間Ｗ
１〜Ｗ４とを交互に配置した形態で、メモリ回路
１２に対する読み出し及び書き込み制御を行なつ
ている。そして、各読み出し区間Ｒ１，Ｒ２，Ｒ
３，及びＲ４においては、それぞれ８ビツトパラ
レルにデータDo〜Do+7，Do+8〜Do+15，Do+16〜
Do+23、及びDo+24〜Do+31を読み出し、また各書
き込み区間Ｗ１，Ｗ２，Ｗ３，及びＷ４において
は、各チヤンネルのパラレルデータDk1・Ａ〜
Dk1+7・Ａ，Dk2・Ｂ〜Dk2+7・Ｂ，Dk3・Ｃ〜
Dk3+7・Ｃ，Dk4・Ｄ〜Dk4+7・Ｄを巡回的に書き
込んでいる。さらに、メモリ回路２より、各読み
出し区間毎に、すなわち2TCK周期で順次読み出
された８ビツトパラレルデータは、パラレル／シ
リアル変換器１７において８ビツトシリアルデー
タに変換され、2TCKにつき８個のシリアルデー
タ、すなわちデータクロツク周期がTSPの元の映
像信号と等しい周波数の高速データとなつて、出
力端子７を介して取り出される。
以上説明した本発明の実施例によれば、元の映
像信号の１ライン分のデータ数（例えば1856個）
のメモリ容量（例えば1856ワード）を有するメモ
リ回路２，１２、いわゆるラインメモリを１個用
い、このメモリ回路２，１２に対する書き込みア
ドレス、読み出しアドレスを制御することによ
り、各チヤンネルの分割信号の時間軸圧縮、及び
圧縮された各チヤンネルの信号の時間軸上での接
続が行なえ、従来の切換スイツチを用いる復元装
置に比べて略1/2程度の小さな回路規模で、分割
信号の復元が容易に行なえる。また、メモリ回路
への書き込み、読み出しクロツクは、分割信号デ
ータを直接的に書き込む場合でも元のサンプリン
グクロツク周波数程度でよく、また、入力側でシ
リアル／パラレル変換を、出力側でパラレル／シ
リアル変換を、それぞれ行なうことにより、分割
信号のデータクロツク程度の低周波による書き込
み、読み出し制御で十分となる。
像信号の１ライン分のデータ数（例えば1856個）
のメモリ容量（例えば1856ワード）を有するメモ
リ回路２，１２、いわゆるラインメモリを１個用
い、このメモリ回路２，１２に対する書き込みア
ドレス、読み出しアドレスを制御することによ
り、各チヤンネルの分割信号の時間軸圧縮、及び
圧縮された各チヤンネルの信号の時間軸上での接
続が行なえ、従来の切換スイツチを用いる復元装
置に比べて略1/2程度の小さな回路規模で、分割
信号の復元が容易に行なえる。また、メモリ回路
への書き込み、読み出しクロツクは、分割信号デ
ータを直接的に書き込む場合でも元のサンプリン
グクロツク周波数程度でよく、また、入力側でシ
リアル／パラレル変換を、出力側でパラレル／シ
リアル変換を、それぞれ行なうことにより、分割
信号のデータクロツク程度の低周波による書き込
み、読み出し制御で十分となる。
なお、本発明は上記実施例のみに限定されるも
のではなく、例えば、単一伝送路上の信号の分割
チヤンネル数は４に限定されず、一般にＮチヤン
ネル（Ｎは２以上の整数）に分割した信号を元の
単一伝送路上の信号に復元することができる。ま
た、元の単一伝送路上の信号は映像信号に限定さ
れず、単位時間も1H（１水平期間）に限定されな
い。
のではなく、例えば、単一伝送路上の信号の分割
チヤンネル数は４に限定されず、一般にＮチヤン
ネル（Ｎは２以上の整数）に分割した信号を元の
単一伝送路上の信号に復元することができる。ま
た、元の単一伝送路上の信号は映像信号に限定さ
れず、単位時間も1H（１水平期間）に限定されな
い。
本発明に係る分割信号復元装置によれば、単一
伝送路上の信号をＮ分割して得られたＮチヤンネ
ルの分割信号を元の単一信号に復元する際の時間
軸圧縮及び圧縮された信号の切換接続を、１個の
記憶回路に対する書き込み、読み出し制御により
行なつているため、小さな回路規模の簡単な回路
構成により、容易に分割信号の復元が行なえる。
伝送路上の信号をＮ分割して得られたＮチヤンネ
ルの分割信号を元の単一信号に復元する際の時間
軸圧縮及び圧縮された信号の切換接続を、１個の
記憶回路に対する書き込み、読み出し制御により
行なつているため、小さな回路規模の簡単な回路
構成により、容易に分割信号の復元が行なえる。
第１図は分割前の単一伝送路上の信号の一例と
なる映像信号により表示される画面を示す平面
図、第２図及び第３図は上記単一の映像信号の分
割操作の一例を説明するためのタイミングチヤー
ト、第４図は本発明の一実施例を示すブロツク回
路図、第５図及び第６図は上記分割された信号の
復元操作のそれぞれ異なる例を説明するためのタ
イミングチヤート、第７図は第４図中のメモリ回
路の読み出し、書き込みタイミングを示す図、第
８図は第６図の分割信号復元操作時のデータの対
応関係を説明するためのタイミングチヤート、第
９図は本発明の他の実施例を示すブロツク回路
図、第１０図は第９図中のメモリ回路の読み出
し、書き込みタイミングを示す図である。 １Ａ，１Ｂ，１Ｃ，１Ｄ…分割信号入力端子、
２，１２…メモリ回路、３，１３…書き込みアド
レス制御回路、４，１４…読み出しアドレス制御
回路、５，１５…クロツク信号発生回路、７…単
一信号出力端子、１１Ａ，１１Ｂ，１１Ｃ，１１
Ｄ…シリアル／パラレル変換器、１７…パラレ
ル／シリアル変換器。
なる映像信号により表示される画面を示す平面
図、第２図及び第３図は上記単一の映像信号の分
割操作の一例を説明するためのタイミングチヤー
ト、第４図は本発明の一実施例を示すブロツク回
路図、第５図及び第６図は上記分割された信号の
復元操作のそれぞれ異なる例を説明するためのタ
イミングチヤート、第７図は第４図中のメモリ回
路の読み出し、書き込みタイミングを示す図、第
８図は第６図の分割信号復元操作時のデータの対
応関係を説明するためのタイミングチヤート、第
９図は本発明の他の実施例を示すブロツク回路
図、第１０図は第９図中のメモリ回路の読み出
し、書き込みタイミングを示す図である。 １Ａ，１Ｂ，１Ｃ，１Ｄ…分割信号入力端子、
２，１２…メモリ回路、３，１３…書き込みアド
レス制御回路、４，１４…読み出しアドレス制御
回路、５，１５…クロツク信号発生回路、７…単
一信号出力端子、１１Ａ，１１Ｂ，１１Ｃ，１１
Ｄ…シリアル／パラレル変換器、１７…パラレ
ル／シリアル変換器。
Claims (1)
- １ 単一伝送路上の信号の一定単位時間毎にＮ分
割（Ｎは２以上の整数）するとともにそれぞれ時
間軸伸張することにより得られたＮチヤンネルの
分割信号を、それぞれ時間軸圧縮して再び単一伝
送路上の信号に復元する分割信号復元装置におい
て、上記Ｎチヤンネルの分割信号を記憶する記憶
回路と、上記Ｎチヤンネルの分割信号を順次チヤ
ンネルを巡回しながら上記記憶回路に書き込むよ
うに制御する書き込みアドレス制御回路と、上記
記憶回路に書き込まれた上記Ｎチヤンネルの分割
信号を元の単一伝送路上の信号の順序に従つて読
み出すように制御する読み出しアドレス制御回路
とを有することを特徴とする分割信号復元装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13922583A JPS6031381A (ja) | 1983-07-29 | 1983-07-29 | 分割信号復元装置 |
| AU31161/84A AU573235B2 (en) | 1983-07-29 | 1984-07-25 | Multi-channel low-frequency high-definition video signal transmission system |
| CA000459677A CA1223333A (en) | 1983-07-29 | 1984-07-25 | Video signal processing apparatus |
| DE8484305095T DE3477983D1 (en) | 1983-07-29 | 1984-07-26 | Video signal processing apparatus |
| AT84305095T ATE42660T1 (de) | 1983-07-29 | 1984-07-26 | Geraet zur verarbeitung von videosignalen. |
| EP84305095A EP0133026B1 (en) | 1983-07-29 | 1984-07-26 | Video signal processing apparatus |
| US06/634,782 US4668985A (en) | 1983-07-29 | 1984-07-26 | Video signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13922583A JPS6031381A (ja) | 1983-07-29 | 1983-07-29 | 分割信号復元装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6031381A JPS6031381A (ja) | 1985-02-18 |
| JPH0444873B2 true JPH0444873B2 (ja) | 1992-07-23 |
Family
ID=15240407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13922583A Granted JPS6031381A (ja) | 1983-07-29 | 1983-07-29 | 分割信号復元装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031381A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6634586B2 (ja) * | 2014-10-31 | 2020-01-22 | パナソニックＩｐマネジメント株式会社 | 信号送受信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230081B2 (ja) * | 1981-10-31 | 1990-07-04 | Sony Corp | Maruchitoratsukuteepurekooda |
| JPS5899080A (ja) * | 1981-12-09 | 1983-06-13 | Hitachi Denshi Ltd | デイジタル映像信号の処理装置 |
-
1983
- 1983-07-29 JP JP13922583A patent/JPS6031381A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6031381A (ja) | 1985-02-18 |
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