JPH03284850A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03284850A JPH03284850A JP2086279A JP8627990A JPH03284850A JP H03284850 A JPH03284850 A JP H03284850A JP 2086279 A JP2086279 A JP 2086279A JP 8627990 A JP8627990 A JP 8627990A JP H03284850 A JPH03284850 A JP H03284850A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- emitter
- current
- output current
- amplification factor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エミッタサイズに応じてｔ流増幅率が変動す
るバイポーラトランジスタを備えてなる半導体装置に関
する。
るバイポーラトランジスタを備えてなる半導体装置に関
する。
従来から、この種の半導体装置としては、第３図の平面
図及び第４図の断面図で示すように構成されたバイポー
ラトランジスタ、すなわち、エミッタサイズに応じて電
流増幅率ｈＦＥが変動するバイポーラトランジスタとし
ての縦型ＰＮＰ トランジスタＴを備えたものが知られ
ている。そして、この図における符号１はＰ型シリコン
基板、２はＮ型エピタキシャル層であり、３はＮ型埋め
込み層、４はＰ型埋め込みコレクタ層、５はＰ型上面コ
レクタ層、６はＰ型エミフタ層、７はＮ型ベース層であ
る。また、図中の符号８はＰ型埋め込み分離層、９はＰ
型上面分離層、１０は絶縁酸化膜であり、】１はコンタ
クトホール、１２はアルミニウム（Ａりｉｉ極である。
図及び第４図の断面図で示すように構成されたバイポー
ラトランジスタ、すなわち、エミッタサイズに応じて電
流増幅率ｈＦＥが変動するバイポーラトランジスタとし
ての縦型ＰＮＰ トランジスタＴを備えたものが知られ
ている。そして、この図における符号１はＰ型シリコン
基板、２はＮ型エピタキシャル層であり、３はＮ型埋め
込み層、４はＰ型埋め込みコレクタ層、５はＰ型上面コ
レクタ層、６はＰ型エミフタ層、７はＮ型ベース層であ
る。また、図中の符号８はＰ型埋め込み分離層、９はＰ
型上面分離層、１０は絶縁酸化膜であり、】１はコンタ
クトホール、１２はアルミニウム（Ａりｉｉ極である。
つぎに、この縦型ＰＮＰ ）ランジスタＴを製作するに
あたっては、以下のような手順が一般的に採用されてい
る。すなわち、まず、Ｐ型シリコン基板ｌ内に、これと
Ｐ型埋め込みコレクタ層４とを分離するためのＮ型埋め
込み層３を形成したのち、Ｐ型埋め込みコレクタ層４と
Ｐ型埋め込み分離層８とを同時に形成する。つぎに、Ｎ
型エビタキシャル層２を成長させたのち、Ｐ型上面コレ
クタ層５及びＰ型上面分離層９を同時に形成し、さらに
、Ｐ型エミッタ層６及びＮ型ベース層７を順次形成する
。そして、絶縁酸化膜１０によって表面を全面的に覆い
、この絶縁酸化ＷＩ１１０にコンタクトホール１１を開
孔したのち、Ａｌｌ′ｒ４極１２を形成する。
あたっては、以下のような手順が一般的に採用されてい
る。すなわち、まず、Ｐ型シリコン基板ｌ内に、これと
Ｐ型埋め込みコレクタ層４とを分離するためのＮ型埋め
込み層３を形成したのち、Ｐ型埋め込みコレクタ層４と
Ｐ型埋め込み分離層８とを同時に形成する。つぎに、Ｎ
型エビタキシャル層２を成長させたのち、Ｐ型上面コレ
クタ層５及びＰ型上面分離層９を同時に形成し、さらに
、Ｐ型エミッタ層６及びＮ型ベース層７を順次形成する
。そして、絶縁酸化膜１０によって表面を全面的に覆い
、この絶縁酸化ＷＩ１１０にコンタクトホール１１を開
孔したのち、Ａｌｌ′ｒ４極１２を形成する。
ところで、前記従来構造の半導体装置において高出力電
流を得るためには、縦型ＰＮＰ ）ランジスタＴの有す
るＰ型エミッタ層、すなわち、エミッタ６の占有面積Ｓ
を大きくすることが必要となる。しかしながら、このエ
ミッタ６の占有面積Ｓを大きくした場合には、コレクタ
電流−電流増幅率（ｒｃｈ□）特性を示す第５図中の一
点鎖線（図では、符号Ａを付す）で示すように、出力電
流となるコレクタ電流■。の飽和点が大きくなるのに対
し、電流増幅率ｈ□は低くなってしまう。
流を得るためには、縦型ＰＮＰ ）ランジスタＴの有す
るＰ型エミッタ層、すなわち、エミッタ６の占有面積Ｓ
を大きくすることが必要となる。しかしながら、このエ
ミッタ６の占有面積Ｓを大きくした場合には、コレクタ
電流−電流増幅率（ｒｃｈ□）特性を示す第５図中の一
点鎖線（図では、符号Ａを付す）で示すように、出力電
流となるコレクタ電流■。の飽和点が大きくなるのに対
し、電流増幅率ｈ□は低くなってしまう。
そして、このことは、縦型ＰＮＰ ）ランジスタＴにお
けるコレクタ電流Ｌ（正孔による電流）がエミッタ６か
ら表面方向、すなわち、横方向に沿って流れることによ
る寄与が大きいにも拘わらず、そのベース電流Ｉｓ（電
子による電流）がエミッタ６の底部も含めた全てのエミ
７り・ベース接合を介して流れるため、コレクタ電流１
ｃに比してベース電流■、の方が増加する結果と考えら
れる。
けるコレクタ電流Ｌ（正孔による電流）がエミッタ６か
ら表面方向、すなわち、横方向に沿って流れることによ
る寄与が大きいにも拘わらず、そのベース電流Ｉｓ（電
子による電流）がエミッタ６の底部も含めた全てのエミ
７り・ベース接合を介して流れるため、コレクタ電流１
ｃに比してベース電流■、の方が増加する結果と考えら
れる。
なお、この第５図の縦軸は電流増幅率ｈＦＥを示し、そ
の横軸はコレクタ電流１ｃ （Ａ ）を示している。
の横軸はコレクタ電流１ｃ （Ａ ）を示している。
一方、この縦型ＰＮＰ ）ランジスタＴのエミッタサイ
ズを最小、すなわち、そのエミッタ６の占有面積Ｓを最
小とした場合には、第５図中の実線（図では、符号Ｂを
付す）で示すように、ｉｔ流増幅率ｈＦＥが高くなるに
も拘わらず、コレクタ電流Ｉｃの飽和点が小さくなるの
で、高出力電流用として使用することができなくなって
しまう。
ズを最小、すなわち、そのエミッタ６の占有面積Ｓを最
小とした場合には、第５図中の実線（図では、符号Ｂを
付す）で示すように、ｉｔ流増幅率ｈＦＥが高くなるに
も拘わらず、コレクタ電流Ｉｃの飽和点が小さくなるの
で、高出力電流用として使用することができなくなって
しまう。
本発明は、このような不都合を解消するために創案され
たものであって、飽和点の大きなコレクタ電流、すなわ
ち、高出力電流を得るとともに、高い電流増幅率を得る
ことができる半導体装置を提供することを百的としてい
る。
たものであって、飽和点の大きなコレクタ電流、すなわ
ち、高出力電流を得るとともに、高い電流増幅率を得る
ことができる半導体装置を提供することを百的としてい
る。
本発明は、エミッタサイズに応じて電流増幅率が変動す
るバイポーラトランジスタを備えた半導体装置であって
、最小サイズとされたバイポーラトランジスタの複数個
を並列接続するとともに、各バイポーラトランジスタの
有するエミッタそれぞれの占有面積を、所要の出力電流
に応じて必要となるエミッタ合計面積を分割した最小の
大きさとしたことを特徴とするものである。そこで、本
発明に係る半導体装置においては、高出力電流が必要と
なり、これに応じて大きなエミッタ合計面積が必要とな
るほど、より多数のバイポーラトランジスタを用いて半
導体装置を構成することになる。
るバイポーラトランジスタを備えた半導体装置であって
、最小サイズとされたバイポーラトランジスタの複数個
を並列接続するとともに、各バイポーラトランジスタの
有するエミッタそれぞれの占有面積を、所要の出力電流
に応じて必要となるエミッタ合計面積を分割した最小の
大きさとしたことを特徴とするものである。そこで、本
発明に係る半導体装置においては、高出力電流が必要と
なり、これに応じて大きなエミッタ合計面積が必要とな
るほど、より多数のバイポーラトランジスタを用いて半
導体装置を構成することになる。
上記構成によれば、この半導体装置を構成するバイポー
ラトランジスタのそれぞれが最小サイズとされるととも
に、各バイポーラトランジスタの有するエミッタそれぞ
れの占有面積が所要の出力電流に応じて必要となるエミ
ッタ合計面積を分割した最小の大きさとされているから
、個々のバイポーラトランジスタにおける出力電流とし
てのコレクタ電流■。の飽和点は小さくなる反面、その
電流増幅率ｈ１えは高くなる。
ラトランジスタのそれぞれが最小サイズとされるととも
に、各バイポーラトランジスタの有するエミッタそれぞ
れの占有面積が所要の出力電流に応じて必要となるエミ
ッタ合計面積を分割した最小の大きさとされているから
、個々のバイポーラトランジスタにおける出力電流とし
てのコレクタ電流■。の飽和点は小さくなる反面、その
電流増幅率ｈ１えは高くなる。
ところが、このとき、複数個のバイポーラトランジスタ
は互いに並列接続されているから、個々のエミッタの占
有面積は最小であるにも拘わらず、これらの全体として
の占有面積、すなわち、エミッタ合計面積は所要の出力
電流に応じて確保されることになり、半導体装置におけ
る出力電流としてのコレクタ電流■、の飽和点は大きく
設定可能となる。
は互いに並列接続されているから、個々のエミッタの占
有面積は最小であるにも拘わらず、これらの全体として
の占有面積、すなわち、エミッタ合計面積は所要の出力
電流に応じて確保されることになり、半導体装置におけ
る出力電流としてのコレクタ電流■、の飽和点は大きく
設定可能となる。
〔実施例〕
以下、本発明の一実施例を図面に基づいて説明する。
第１図は、本発明に係る半導体装置が備えるバイポーラ
トランジスタとしての縦型ＰＮＰ ）ランジスタの配置
構成を示す平面図である。なお、本実施例に係る縦型Ｐ
ＮＰ ）ランジスタそれぞれの構成自体については従来
例と基本的に異ならないので、第１図において第３図及
び第４図と互いに同一もしくは相当する部分には同一符
号を付し、その構成及び製作手順についての詳しい説明
は省略する。
トランジスタとしての縦型ＰＮＰ ）ランジスタの配置
構成を示す平面図である。なお、本実施例に係る縦型Ｐ
ＮＰ ）ランジスタそれぞれの構成自体については従来
例と基本的に異ならないので、第１図において第３図及
び第４図と互いに同一もしくは相当する部分には同一符
号を付し、その構成及び製作手順についての詳しい説明
は省略する。
本実施例に係る半導体装置は、エミッタサイズに応じて
電流増幅率ｈＦｔが変動するバイポーラトランジスタと
しての縦型ＰＮＰ）ランジスタＴを備えており、第１図
で示すように、同一の最小サイズとされた縦型ＰＮＰ
）ランジスタＴの複数個（図では、９個）を互いに並列
接続することによって構成されている。そして、この図
における符号２はＮ型エピタキシャル層、５はＰ型コレ
クタ層、６はＰ型エミッタ層、７はＮ型ベース層、１１
はコンタクトホールであり、Ｐ型エミッタ層、すなわち
、エミッタ６それぞれの占有面積Ｓは半導体装置によっ
て所要の出力電流を得る際に必要となるエミッタ合計面
積を分割した最小の大きさとされている。なお、Ｐ型コ
レクタ層５は、縦型ＰＮＰ ）ランジスタＴの有するエ
ミッタ６を共通に取り囲むようにして形成されている。
電流増幅率ｈＦｔが変動するバイポーラトランジスタと
しての縦型ＰＮＰ）ランジスタＴを備えており、第１図
で示すように、同一の最小サイズとされた縦型ＰＮＰ
）ランジスタＴの複数個（図では、９個）を互いに並列
接続することによって構成されている。そして、この図
における符号２はＮ型エピタキシャル層、５はＰ型コレ
クタ層、６はＰ型エミッタ層、７はＮ型ベース層、１１
はコンタクトホールであり、Ｐ型エミッタ層、すなわち
、エミッタ６それぞれの占有面積Ｓは半導体装置によっ
て所要の出力電流を得る際に必要となるエミッタ合計面
積を分割した最小の大きさとされている。なお、Ｐ型コ
レクタ層５は、縦型ＰＮＰ ）ランジスタＴの有するエ
ミッタ６を共通に取り囲むようにして形成されている。
そこで、この構成によれば、縦型ＰＮＰ ）ランジスタ
Ｔそれぞれが最小サイズとされるとともに、各々のエミ
ッタ６それぞれの占有面積Ｓが所要の出力電流に応じて
必要となるエミッタ合計面積を分割した最小の大きさと
されているから、個々の縦型ＰＮＰ ）ランジスタＴに
おける電流増幅率ｈＩは高くなる。すなわち、本発明の
発明者が実験したところによれば、エミッタ６の周辺長
さし及び占有面積Ｓの比率Ｌ／Ｓと電流増幅率ｈＦｔと
は、第２図のｈアＥ −Ｌ ／ Ｓ特性を示す説明図で
示すような比例関係にあることが明らかとなっている。
Ｔそれぞれが最小サイズとされるとともに、各々のエミ
ッタ６それぞれの占有面積Ｓが所要の出力電流に応じて
必要となるエミッタ合計面積を分割した最小の大きさと
されているから、個々の縦型ＰＮＰ ）ランジスタＴに
おける電流増幅率ｈＩは高くなる。すなわち、本発明の
発明者が実験したところによれば、エミッタ６の周辺長
さし及び占有面積Ｓの比率Ｌ／Ｓと電流増幅率ｈＦｔと
は、第２図のｈアＥ −Ｌ ／ Ｓ特性を示す説明図で
示すような比例関係にあることが明らかとなっている。
そして、エミッタ６の占有面積Ｓを最小の大きさとした
場合におけるエミッタ６の周辺長さしと占有面積Ｓとの
比率Ｌ／Ｓは、−船釣に大きな値をとることになり、そ
の結果として電流増幅率ｈｙｔが高くなるのである。
場合におけるエミッタ６の周辺長さしと占有面積Ｓとの
比率Ｌ／Ｓは、−船釣に大きな値をとることになり、そ
の結果として電流増幅率ｈｙｔが高くなるのである。
また、この半導体装置は、複数個の縦型ＰＮＰトランジ
スタＴを並列接続することによって構成されているので
、個々のエミッタ６の占有面積Ｓは最小であるにも拘わ
らず、これらの全体とじての占有面積、すなわち、エミ
ッタ合計面積は所要の出力電流に応じて確保されること
になる。その結果、この半導体装置における出力電流と
してのコレクタ電流■。の飽和点は、コレクタ電流−電
流増幅率（Ｉｃ ｈｙ、）特性を示す第５図中の破線
（回では、符号Ｃを付す）で示すように、大きくなる。
スタＴを並列接続することによって構成されているので
、個々のエミッタ６の占有面積Ｓは最小であるにも拘わ
らず、これらの全体とじての占有面積、すなわち、エミ
ッタ合計面積は所要の出力電流に応じて確保されること
になる。その結果、この半導体装置における出力電流と
してのコレクタ電流■。の飽和点は、コレクタ電流−電
流増幅率（Ｉｃ ｈｙ、）特性を示す第５図中の破線
（回では、符号Ｃを付す）で示すように、大きくなる。
ところで、以上の説明においては、本実施例に係る半導
体装置の備えるバイポーラトランジスタが縦型ＰＮＰ
）ランジスタであるものとしているが、これには限定さ
れず、例えば、バイポーラトランジスタが横型ＰＮＰ
トランジスタであっても同様であることはいうまでもな
い。
体装置の備えるバイポーラトランジスタが縦型ＰＮＰ
）ランジスタであるものとしているが、これには限定さ
れず、例えば、バイポーラトランジスタが横型ＰＮＰ
トランジスタであっても同様であることはいうまでもな
い。
以上説明したように、本発明によれば、半導体装置を構
成するバイポーラトランジスタのそれぞれが最小サイズ
とされるとともに、各バイポーラトランジスタの有する
エミツタそれぞれの占有面積が所要の出力電流に応じて
必要となるエミッタ合計面積を分割した最小の大きさと
されているから、個々のバイポーラトランジスタにおけ
る出力１ｉｉとしてのコレクタ電流の飽和点は小さくな
り、その電流増幅率は高くなる。また、これらのバイポ
ーラトランジスタは互いに並列接続されているから、個
々のエミッタの占有面積は最小であるにも拘わらず、こ
れらの全体としての占有面積、すなわち、エミッタ合計
面積は所要の出力電流に応じて確保されることになり、
半導体装１における出力ｉｔ流としてのコレクタ電流の
飽和点は大きくなる。
成するバイポーラトランジスタのそれぞれが最小サイズ
とされるとともに、各バイポーラトランジスタの有する
エミツタそれぞれの占有面積が所要の出力電流に応じて
必要となるエミッタ合計面積を分割した最小の大きさと
されているから、個々のバイポーラトランジスタにおけ
る出力１ｉｉとしてのコレクタ電流の飽和点は小さくな
り、その電流増幅率は高くなる。また、これらのバイポ
ーラトランジスタは互いに並列接続されているから、個
々のエミッタの占有面積は最小であるにも拘わらず、こ
れらの全体としての占有面積、すなわち、エミッタ合計
面積は所要の出力電流に応じて確保されることになり、
半導体装１における出力ｉｔ流としてのコレクタ電流の
飽和点は大きくなる。
そのため、飽和点の大きなコレクタ電流、すなわち、高
出力電流を得るとともに、高い電流増幅率を得ることが
できるという優れた効果が得られる。
出力電流を得るとともに、高い電流増幅率を得ることが
できるという優れた効果が得られる。
第１図及び第２図は本発明の実施例に係り、第１図は縦
型ＰＮＰ ）ランジスタの配置構成を示す平面図であり
、第２図はｈｒｔ Ｌ／Ｓ特性を示す説明図である。 また、第３図ないし第５図は従来例に係り、第３図は縦
型ＰＮＰ ）ランジスタの構成を示す平面図、第４図は
その断面図であり、第５図は■。−ｈｙｔ特性を示す説
明図である。 図における符号６はエミッタ（Ｐ型エミフタ層）、Ｔは
縦型ＰＮＰ ）ランジスタ（バイポーラトランジスタ）
、Ｌはエミッタ６の周辺長さ、Ｓはその占有面積、ｈＦ
Ｅは電流増幅率である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。
型ＰＮＰ ）ランジスタの配置構成を示す平面図であり
、第２図はｈｒｔ Ｌ／Ｓ特性を示す説明図である。 また、第３図ないし第５図は従来例に係り、第３図は縦
型ＰＮＰ ）ランジスタの構成を示す平面図、第４図は
その断面図であり、第５図は■。−ｈｙｔ特性を示す説
明図である。 図における符号６はエミッタ（Ｐ型エミフタ層）、Ｔは
縦型ＰＮＰ ）ランジスタ（バイポーラトランジスタ）
、Ｌはエミッタ６の周辺長さ、Ｓはその占有面積、ｈＦ
Ｅは電流増幅率である。 なお、図中の同一符号は、互いに同一もしくは相当する
部分を示している。
Claims (1)
- （１）エミッタサイズに応じて電流増幅率が変動するバ
イポーラトランジスタを備えた半導体装置であって、 最小サイズとされたバイポーラトランジスタの複数個を
並列接続するとともに、 各バイポーラトランジスタの有するエミッタそれぞれの
占有面積を、所要の出力電流に応じて必要となるエミッ
タ合計面積を分割した最小の大きさとしたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086279A JPH03284850A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086279A JPH03284850A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03284850A true JPH03284850A (ja) | 1991-12-16 |
Family
ID=13882386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2086279A Pending JPH03284850A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03284850A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471232A (en) * | 1992-03-03 | 1995-11-28 | Seiko Epson Corporation | Ink jet recording head |
| US11214137B2 (en) | 2017-01-04 | 2022-01-04 | Shape Corp. | Vehicle battery tray structure with nodal modularity |
-
1990
- 1990-03-30 JP JP2086279A patent/JPH03284850A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471232A (en) * | 1992-03-03 | 1995-11-28 | Seiko Epson Corporation | Ink jet recording head |
| US11214137B2 (en) | 2017-01-04 | 2022-01-04 | Shape Corp. | Vehicle battery tray structure with nodal modularity |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4012764A (en) | Semiconductor integrated circuit device | |
| US3760239A (en) | Coaxial inverted geometry transistor having buried emitter | |
| US4641172A (en) | Buried PN junction isolation regions for high power semiconductor devices | |
| JPH03284850A (ja) | 半導体装置 | |
| JPH06104459A (ja) | 半導体装置 | |
| JPH01290235A (ja) | 半導体集積回路装置 | |
| JP2910456B2 (ja) | マスタースライス方式集積回路装置 | |
| JPS59145569A (ja) | マルチコレクタ縦型ｐｎｐトランジスタ | |
| JPH02114645A (ja) | バイポーラトランジスタ | |
| JP2953623B2 (ja) | プレーナ型サイリスタ | |
| JPH05175438A (ja) | バイポーラトランジスタ集積回路 | |
| JPH0525233Y2 (ja) | ||
| JPS59181058A (ja) | 半導体装置 | |
| JPH0536700A (ja) | 半導体集積回路 | |
| JPS61150383A (ja) | 半導体装置 | |
| JPS63107162A (ja) | 縦型ｐｎｐトランジスタ | |
| JPH0575035A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS6188561A (ja) | トランジスタ | |
| JPS6224659A (ja) | 複合型接合コンデンサ | |
| JPS6348189B2 (ja) | ||
| JPS63140561A (ja) | 半導体集積回路の製造方法 | |
| JPS6348864A (ja) | 半導体集積回路の製造方法 | |
| JPS62189752A (ja) | 半導体装置 | |
| JPS60110158A (ja) | 半導体装置 | |
| JPH02202032A (ja) | 半導体装置及びその製造方法 |