JPH0536700A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0536700A JPH0536700A JP3187202A JP18720291A JPH0536700A JP H0536700 A JPH0536700 A JP H0536700A JP 3187202 A JP3187202 A JP 3187202A JP 18720291 A JP18720291 A JP 18720291A JP H0536700 A JPH0536700 A JP H0536700A
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Abstract
(57)【要約】
【目的】 高出力ＰＮＰトランジスタのコレクタ直列抵
抗を下げ、且つ占有面積を縮小する。 【構成】 エミッタ領域（２７）をコレクタ導出領域
（２６）の外側部分（２６ａ）と延在部分（２６ｂ）と
で囲むことにより単位トランジスタ（３１）とし、複数
個の単位トランジスタ（３１）を隣接させてユニットト
ランジスタとする。パターンの中央に１個のベースコン
タクト領域（２８）を形成し、複数個の単位トランジス
タ（３１）の全てにベースバイアスを与える。
抗を下げ、且つ占有面積を縮小する。 【構成】 エミッタ領域（２７）をコレクタ導出領域
（２６）の外側部分（２６ａ）と延在部分（２６ｂ）と
で囲むことにより単位トランジスタ（３１）とし、複数
個の単位トランジスタ（３１）を隣接させてユニットト
ランジスタとする。パターンの中央に１個のベースコン
タクト領域（２８）を形成し、複数個の単位トランジス
タ（３１）の全てにベースバイアスを与える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に組み込
まれる縦型ＰＮＰトランジスタのＶCE(sat)の低減に関
する。
まれる縦型ＰＮＰトランジスタのＶCE(sat)の低減に関
する。
【０００２】
【従来の技術】従来より半導体集積回路（ＩＣ）に組み
込まれる縦型ＰＮＰトランジスタが、例えば特開昭５９
−２１１２７０号公報に記載されている。図５及び図６
は斯る縦型ＰＮＰトランジスタを示す平面図及びＣＣ線
断面図で、（１）はＰ型半導体基板、（２）は基板
（１）上に積層して形成したＮ型のエピタキシャル層、
（３）は基板（１）表面に埋め込んで形成したＮ+型の
埋込層、（４）はこの埋込層（３）を取囲むようにして
エピタキシャル層（２）を貫通したＰ+型の上下分離領
域、（５）は上下分離領域（４）によって島状に形成さ
れた島領域、（６）は埋込層（３）に重畳して基板
（１）表面から上方向へ拡散形成したＰ+型のコレクタ
埋込層、（７）はコレクタ埋込層（６）に対応する島領
域（５）の表面に形成したＰ型のエミッタ領域、（８）
はこのエミッタ領域（７）を取り囲むように島領域
（５）表面からコレクタ埋込層（６）まで達するＰ型の
コレクタ導出領域、（９）はコレクタ埋込層（６）及び
コレクタ導出領域（８）とによって完全に区画されたエ
ピタキシャル層（２）で形成するベース領域、（１０）
はＮ+のベースコンタクト領域、（１１）は酸化膜、
（１２）（１３）（１４）は各々酸化膜（１１）を開孔
したコンタクトホール（１５）を介して各領域とオーミ
ックコンタクトするエミッタ電極、コレクタ電極及びベ
ース電極である。
込まれる縦型ＰＮＰトランジスタが、例えば特開昭５９
−２１１２７０号公報に記載されている。図５及び図６
は斯る縦型ＰＮＰトランジスタを示す平面図及びＣＣ線
断面図で、（１）はＰ型半導体基板、（２）は基板
（１）上に積層して形成したＮ型のエピタキシャル層、
（３）は基板（１）表面に埋め込んで形成したＮ+型の
埋込層、（４）はこの埋込層（３）を取囲むようにして
エピタキシャル層（２）を貫通したＰ+型の上下分離領
域、（５）は上下分離領域（４）によって島状に形成さ
れた島領域、（６）は埋込層（３）に重畳して基板
（１）表面から上方向へ拡散形成したＰ+型のコレクタ
埋込層、（７）はコレクタ埋込層（６）に対応する島領
域（５）の表面に形成したＰ型のエミッタ領域、（８）
はこのエミッタ領域（７）を取り囲むように島領域
（５）表面からコレクタ埋込層（６）まで達するＰ型の
コレクタ導出領域、（９）はコレクタ埋込層（６）及び
コレクタ導出領域（８）とによって完全に区画されたエ
ピタキシャル層（２）で形成するベース領域、（１０）
はＮ+のベースコンタクト領域、（１１）は酸化膜、
（１２）（１３）（１４）は各々酸化膜（１１）を開孔
したコンタクトホール（１５）を介して各領域とオーミ
ックコンタクトするエミッタ電極、コレクタ電極及びベ
ース電極である。
【０００３】斯上した縦型ＰＮＰトランジスタにおい
て、このトランジスタを出力用トランジスタとして使用
する場合、従来はエミッタ領域（７）をリング状に配置
し、該リング状エミッタ領域（７）の中央にベースコン
タクト領域（１０）を配したパターンが使用されてい
る。
て、このトランジスタを出力用トランジスタとして使用
する場合、従来はエミッタ領域（７）をリング状に配置
し、該リング状エミッタ領域（７）の中央にベースコン
タクト領域（１０）を配したパターンが使用されてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、リング
状エミッタは、エミッタ領域（７）を単位面積毎のセル
に分割して考慮した場合、１個のセルに対してコレクタ
導出領域（８）が等距離で囲まずに、接近した部分と遠
い部分とが混在した形状で囲むことになる。すると、コ
レクタ電流は前記接近した部分のコレクタ導出領域
（８）を主として流れ、前記遠い部分は殆ど寄与できな
いのでコレクタ直列抵抗が大きくなる。リング状エミッ
タのトランジスタは前記１個のセルを並列接続したもの
と考えることができるので、リング状エミッタ形状のト
ランジスタはコレクタ直列抵抗が大である欠点があっ
た。また、占有面積が大である欠点があった。
状エミッタは、エミッタ領域（７）を単位面積毎のセル
に分割して考慮した場合、１個のセルに対してコレクタ
導出領域（８）が等距離で囲まずに、接近した部分と遠
い部分とが混在した形状で囲むことになる。すると、コ
レクタ電流は前記接近した部分のコレクタ導出領域
（８）を主として流れ、前記遠い部分は殆ど寄与できな
いのでコレクタ直列抵抗が大きくなる。リング状エミッ
タのトランジスタは前記１個のセルを並列接続したもの
と考えることができるので、リング状エミッタ形状のト
ランジスタはコレクタ直列抵抗が大である欠点があっ
た。また、占有面積が大である欠点があった。
【０００５】
【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、１個のエミッタ領域（２
７）をコレクタ導出領域（２６）が囲むパターンを１単
位として、該パターンを複数個隣接して並べ、コレクタ
導出領域（２６）のうち複数のエミッタ領域（２７）で
共用する部分の一部を除去し、除去した部分に各エミッ
タ領域（２７）の全てから等距離となるようにベースコ
ンタクト領域（２８）を配置したものである。
課題に鑑み成されたもので、１個のエミッタ領域（２
７）をコレクタ導出領域（２６）が囲むパターンを１単
位として、該パターンを複数個隣接して並べ、コレクタ
導出領域（２６）のうち複数のエミッタ領域（２７）で
共用する部分の一部を除去し、除去した部分に各エミッ
タ領域（２７）の全てから等距離となるようにベースコ
ンタクト領域（２８）を配置したものである。
【０００６】
【作用】本発明によれば、１個のエミッタ領域（２７）
はその周囲の大部分をコレクタ導出領域（２６）で囲ま
れるので、リング状エミッタのものよりコレクタ直列抵
抗を低減できる。また、各エミッタ領域（７）に囲まれ
且つコレクタ導出領域（２６）を除去した部分にベース
コンタクト領域（２８）を配置したので、占有面積を縮
小できる。
はその周囲の大部分をコレクタ導出領域（２６）で囲ま
れるので、リング状エミッタのものよりコレクタ直列抵
抗を低減できる。また、各エミッタ領域（７）に囲まれ
且つコレクタ導出領域（２６）を除去した部分にベース
コンタクト領域（２８）を配置したので、占有面積を縮
小できる。
【０００７】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１は本発明の縦型ＰＮＰトランジ
スタを示す平面図、図２は図１のＡＡ線断面図、図３は
図１のＢＢ線断面図である。図２又は図３において、
（２１）はＰ型シリコン半導体基板、（２２）は基板
（２１）上に形成したエピタキシャル層をＰ+分離領域
（２３）で分離した島領域、（２４）は基板（２１）の
表面に埋め込んで形成したＮ+型の埋め込み層、（２
５）はＮ+型埋め込み層（２４）に重ねて形成したＰ+型
の埋め込み層、（２６）は島領域（２２）の表面からコ
レクタ埋め込み層（２５）に達するＰ+型コレクタ導出
領域、（２７）は島領域（２２）の表面に形成したＰ+
型のエミッタ領域、（２８）はコレクタ埋め込み層（２
５）とコレクタ導出領域（２６）とで囲まれたベース領
域にベースバイアスを与えるＮ+型ベースコンタクト領
域、（２９）は酸化膜、（３０）は電極である。ベース
となる領域にＮ型不純物を拡散してエピタキシャル層の
不純物濃度より高くしておくと、縦型ＰＮＰトランジス
タの高ｆT化となる。
ら詳細に説明する。図１は本発明の縦型ＰＮＰトランジ
スタを示す平面図、図２は図１のＡＡ線断面図、図３は
図１のＢＢ線断面図である。図２又は図３において、
（２１）はＰ型シリコン半導体基板、（２２）は基板
（２１）上に形成したエピタキシャル層をＰ+分離領域
（２３）で分離した島領域、（２４）は基板（２１）の
表面に埋め込んで形成したＮ+型の埋め込み層、（２
５）はＮ+型埋め込み層（２４）に重ねて形成したＰ+型
の埋め込み層、（２６）は島領域（２２）の表面からコ
レクタ埋め込み層（２５）に達するＰ+型コレクタ導出
領域、（２７）は島領域（２２）の表面に形成したＰ+
型のエミッタ領域、（２８）はコレクタ埋め込み層（２
５）とコレクタ導出領域（２６）とで囲まれたベース領
域にベースバイアスを与えるＮ+型ベースコンタクト領
域、（２９）は酸化膜、（３０）は電極である。ベース
となる領域にＮ型不純物を拡散してエピタキシャル層の
不純物濃度より高くしておくと、縦型ＰＮＰトランジス
タの高ｆT化となる。
【０００８】図１において、エミッタ領域（２７）は夫
々が最小サイズで形成され、合計４個のエミッタ領域
（２７）が互いに等間隔で、正方形の各隅部（コーナー
部）に相当する位置に配置されている。全エミッタ領域
（２７）を囲むようにリング状のコレクタ導出領域（２
６）の外側部分（２６ａ）が形成され、各エミッタ領域
（２７）の夫々を囲むようにコレクタ導出領域（２６）
の延在部分（２６ｂ）を形成する。コレクタ導出領域
（２６）の延在部分（２６ｂ）は、コレクタ導出領域
（２６）の外側部分（２６ａ）が形成する正方形の一辺
の略中央に連結し、前記正方形の４辺の各々から中央に
向って伸びている。
々が最小サイズで形成され、合計４個のエミッタ領域
（２７）が互いに等間隔で、正方形の各隅部（コーナー
部）に相当する位置に配置されている。全エミッタ領域
（２７）を囲むようにリング状のコレクタ導出領域（２
６）の外側部分（２６ａ）が形成され、各エミッタ領域
（２７）の夫々を囲むようにコレクタ導出領域（２６）
の延在部分（２６ｂ）を形成する。コレクタ導出領域
（２６）の延在部分（２６ｂ）は、コレクタ導出領域
（２６）の外側部分（２６ａ）が形成する正方形の一辺
の略中央に連結し、前記正方形の４辺の各々から中央に
向って伸びている。
【０００９】各エミッタ領域（２７）は、周囲の２辺を
コレクタ導出領域（２６）の外側部分（２６ａ）で囲ま
れ、残りの２辺をコレクタ導出領域（２６）の延在部分
（２６ｂ）で囲まれるような配置で１つの単位トランジ
スタ（３１）を形成し、４つの単位トランジスタ（３
１）が隣接して１つのユニットを構成する。前記４つの
エミッタ領域（２７）を結ぶ２本の対角線の交点、即ち
４つのエミッタ領域（２７）が形成する正方形の中心に
は、前記４つの単位トランジスタ（３１）にベースバイ
アスを与えるベースコンタクト領域（２８）が配置され
る。そのベースバイアスを均等にするため、ベースコン
タクト領域（２８）は全てのエミッタ領域（２７）から
等距離にある。
コレクタ導出領域（２６）の外側部分（２６ａ）で囲ま
れ、残りの２辺をコレクタ導出領域（２６）の延在部分
（２６ｂ）で囲まれるような配置で１つの単位トランジ
スタ（３１）を形成し、４つの単位トランジスタ（３
１）が隣接して１つのユニットを構成する。前記４つの
エミッタ領域（２７）を結ぶ２本の対角線の交点、即ち
４つのエミッタ領域（２７）が形成する正方形の中心に
は、前記４つの単位トランジスタ（３１）にベースバイ
アスを与えるベースコンタクト領域（２８）が配置され
る。そのベースバイアスを均等にするため、ベースコン
タクト領域（２８）は全てのエミッタ領域（２７）から
等距離にある。
【００１０】コレクタ導出領域（２６）の延在部分（２
６ｂ）は、コレクタ導出領域（２６）の延在部分（２６
ｂ）と延在部分（２６ｂ）とが、およびコレクタ導出領
域（２６）とベースコンタクト領域（２８）とが横方向
拡散で連結しない位置まで、ベースコンタクト領域（２
８）に近接させる。出力ＰＮＰトランジスタを構成する
場合は、１つの島領域（２２）に上記単位ユニットを多
数個隣接して配置し、各コンタクトホール（３２）を介
してＡｌ電極（３０）で並列接続することで構成する。
６ｂ）は、コレクタ導出領域（２６）の延在部分（２６
ｂ）と延在部分（２６ｂ）とが、およびコレクタ導出領
域（２６）とベースコンタクト領域（２８）とが横方向
拡散で連結しない位置まで、ベースコンタクト領域（２
８）に近接させる。出力ＰＮＰトランジスタを構成する
場合は、１つの島領域（２２）に上記単位ユニットを多
数個隣接して配置し、各コンタクトホール（３２）を介
してＡｌ電極（３０）で並列接続することで構成する。
【００１１】上記本発明のＰＮＰトランジスタは、最小
エミッタサイズの単位トランジスタ（３１）を並列接続
して１ユニットとしており、各エミッタ領域（２７）の
周囲がコレクタ導出領域（２６）の外側部分（２６ａ）
と延在部分（２６ｂ）とで略完全に等距離で囲むので、
コレクタ直列抵抗を小さな値にできる。詳述すると、コ
レクタ直列抵抗を最小にできる、最小サイズのエミッタ
をコレクタ導出領域が最短距離で取り囲んだパターンの
ものと、本願の単位トランジスタ（３１）とが同等のコ
レクタ直列抵抗を有し、本願は前記単位トランジスタ
（３１）を並列接続したものであるから、電流容量を大
にできると同時にコレクタ直列抵抗を小さく維持できる
のである。
エミッタサイズの単位トランジスタ（３１）を並列接続
して１ユニットとしており、各エミッタ領域（２７）の
周囲がコレクタ導出領域（２６）の外側部分（２６ａ）
と延在部分（２６ｂ）とで略完全に等距離で囲むので、
コレクタ直列抵抗を小さな値にできる。詳述すると、コ
レクタ直列抵抗を最小にできる、最小サイズのエミッタ
をコレクタ導出領域が最短距離で取り囲んだパターンの
ものと、本願の単位トランジスタ（３１）とが同等のコ
レクタ直列抵抗を有し、本願は前記単位トランジスタ
（３１）を並列接続したものであるから、電流容量を大
にできると同時にコレクタ直列抵抗を小さく維持できる
のである。
【００１２】また、本願はコレクタ導出領域（２６）の
外側にベースコンタクト領域（２８）を配置するのでは
なく、複数のエミッタ領域（２７）で囲まれた部分に最
小サイズで配置し、４つの単位トランジスタ（３１）に
１つのベースコンタクトで済むので、パターンサイズを
縮小できる。図４に本発明の第２の実施例を示す。本実
施例は、エミッタ領域（２７）を縦長の形状とし、単位
トランジスタ（３１）を２個組み合わせて１つのユニッ
トトランジスタにしたものである。全体の寸法は先の実
施例のものと同じである。
外側にベースコンタクト領域（２８）を配置するのでは
なく、複数のエミッタ領域（２７）で囲まれた部分に最
小サイズで配置し、４つの単位トランジスタ（３１）に
１つのベースコンタクトで済むので、パターンサイズを
縮小できる。図４に本発明の第２の実施例を示す。本実
施例は、エミッタ領域（２７）を縦長の形状とし、単位
トランジスタ（３１）を２個組み合わせて１つのユニッ
トトランジスタにしたものである。全体の寸法は先の実
施例のものと同じである。
【００１３】本実施例は、エミッタ領域（２７）を伸長
したので、先の実施例よりコレクタ電流のリニアリティ
を伸ばすことができる。
したので、先の実施例よりコレクタ電流のリニアリティ
を伸ばすことができる。
【００１４】
【発明の効果】以上に説明した通り、本発明によれば、
小サイズエミッタサイズの単位トランジスタ（３１）を
並列接続したパターンとしたので、コレクタ直列抵抗を
小とし、飽和電圧ＶCE(sat)の小なる高出力ＰＮＰトラ
ンジスタを提供できる利点を有する。また、４つの単位
トランジスタ（３１）に対して１つのベースコンタクト
領域（２８）を設ければ済むので、占有面積を小にでき
る利点をも有する。
小サイズエミッタサイズの単位トランジスタ（３１）を
並列接続したパターンとしたので、コレクタ直列抵抗を
小とし、飽和電圧ＶCE(sat)の小なる高出力ＰＮＰトラ
ンジスタを提供できる利点を有する。また、４つの単位
トランジスタ（３１）に対して１つのベースコンタクト
領域（２８）を設ければ済むので、占有面積を小にでき
る利点をも有する。
【図１】本発明を説明するための平面図である。
【図２】図１のＡＡ線断面図である。
【図３】図１のＢＢ線断面図である。
【図４】第２の実施例を示す平面図である。
【図５】従来例を説明するための平面図である。
【図６】図５のＣＣ線断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板と、 前記基板上に形成した逆導電型のエピタキシャル層と、 前記エピタキシャル層を島状に分離した島領域と、 前記島領域の底部に埋め込んだ一導電型のコレクタ埋め
込み層と、 前記島領域の表面に、互いに離間するように配置した一
導電型のエミッタ領域と、 前記島領域の表面に、前記各エミッタ領域に挾まれ夫々
のエミッタ領域から等距離となるような位置に配置した
逆導電型のベースコンタクト領域と、 前記島領域の表面から前記コレクタ埋め込み層まで達
し、前記各エミッタ領域の周囲を囲む一導電型コレクタ
導出領域の外側部分と、 前記エミッタ領域の夫々がコレクタ導出領域で囲まれる
ように、前記コレクタ導出領域の外側部分から連続し
て、前記ベースコンタクト領域に向って伸びるコレクタ
導出領域の延在部分とを具備することを特徴とする半導
体集積回路。 - 【請求項２】 一導電型の半導体基板と、 前記基板上に形成した逆導電型のエピタキシャル層と、 前記エピタキシャル層を島状に分離した島領域と、 前記島領域の底部に埋め込んだ一導電型のコレクタ埋め
込み層と、 前記島領域の表面に、互いに離間して正方形の各隅に位
置するように配置した一導電型のエミッタ領域と、 前記島領域の表面に、前記各エミッタ領域に囲まれ全て
のエミッタ領域から等距離となるような位置に配置した
逆導電型のベースコンタクト領域と、 前記島領域の表面から前記コレクタ埋め込み層まで達
し、前記各エミッタ領域の周囲を囲む一導電型コレクタ
導出領域の外側部分と、 前記エミッタ領域の夫々がコレクタ導出領域で囲まれる
ように、前記コレクタ導出領域の外側部分の一辺の略中
央から前記ベースコンタクト領域に向って伸びるコレク
タ導出領域の延在部分とを具備することを特徴とする半
導体集積回路。 - 【請求項３】 前記コレクタ導出領域の外側部分で囲ま
れた領域を１トランジスタユニットとし、該ユニットを
多数並列接続したことを特徴とする請求項１又は請求項
２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187202A JPH0536700A (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3187202A JPH0536700A (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536700A true JPH0536700A (ja) | 1993-02-12 |
Family
ID=16201882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3187202A Pending JPH0536700A (ja) | 1991-07-26 | 1991-07-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536700A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
| KR100564347B1 (ko) * | 1998-09-28 | 2006-03-27 | 로무 가부시키가이샤 | 파워트랜지스터 및 그것을 사용한 반도체 집적회로장치 |
-
1991
- 1991-07-26 JP JP3187202A patent/JPH0536700A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564347B1 (ko) * | 1998-09-28 | 2006-03-27 | 로무 가부시키가이샤 | 파워트랜지스터 및 그것을 사용한 반도체 집적회로장치 |
| JP2003017577A (ja) * | 2001-07-04 | 2003-01-17 | Denso Corp | 半導体装置 |
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