JPH03284858A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03284858A JPH03284858A JP2086574A JP8657490A JPH03284858A JP H03284858 A JPH03284858 A JP H03284858A JP 2086574 A JP2086574 A JP 2086574A JP 8657490 A JP8657490 A JP 8657490A JP H03284858 A JPH03284858 A JP H03284858A
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- JP
- Japan
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- gold
- die
- gold plating
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- die attach
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はセラミックパッケージを用いた半導体装置に関
するものである。
するものである。
従来の技術
第５図は従来のセラミックパッケージを用いた半導体装
置を示すものである。第５図において、１はセラミック
基板であり、所定形状の３つのセラミック基板１８〜Ｉ
Ｃを積層して容器状に構成されている。２はセラミック
基板ｌａ上のダイアタッチ部、３はダイアタッチ部２上
に形成された金メッキ、４は電気良導体からなる固着層
５を介して金メッキ３に固着されたダイ、６は内部リー
ド、７は内部リード６とダイ４を接続する金属ワイヤー
、８はセラミック基板１の主面上を封止する封止板、９
はセラミック基板１の側面に設けられた複数の外部リー
ドである。これらの外部り−ド９のうちの１本は金メッ
キ３を介してダイアタッチ部２に接続され、その他の外
部リード９は内部リード６と電気的に接続されている。
置を示すものである。第５図において、１はセラミック
基板であり、所定形状の３つのセラミック基板１８〜Ｉ
Ｃを積層して容器状に構成されている。２はセラミック
基板ｌａ上のダイアタッチ部、３はダイアタッチ部２上
に形成された金メッキ、４は電気良導体からなる固着層
５を介して金メッキ３に固着されたダイ、６は内部リー
ド、７は内部リード６とダイ４を接続する金属ワイヤー
、８はセラミック基板１の主面上を封止する封止板、９
はセラミック基板１の側面に設けられた複数の外部リー
ドである。これらの外部り−ド９のうちの１本は金メッ
キ３を介してダイアタッチ部２に接続され、その他の外
部リード９は内部リード６と電気的に接続されている。
第６図は第５図の封止板８を外した状態の上面図、第７
図は第６図のＡ−Ａ ’断面図である。第６図、第７図
からも明らかなように、金メッキ３はダイアタッチ部２
の全面に設けられている。このためダイ４は、固着層５
．金メッキ３及びダイアタッチ部２を介して外部リード
８の１本に電気的に接続され、それによって確実にアー
スをすることができ、特性の安定化が図られている。
図は第６図のＡ−Ａ ’断面図である。第６図、第７図
からも明らかなように、金メッキ３はダイアタッチ部２
の全面に設けられている。このためダイ４は、固着層５
．金メッキ３及びダイアタッチ部２を介して外部リード
８の１本に電気的に接続され、それによって確実にアー
スをすることができ、特性の安定化が図られている。
発明が解決しようとする課題
ところが、このような従来の構成においては、ダイ４を
アースして特性の安定化を図るために、ダイアタッチ部
２の全面に金メッキ３を施さなければならない。このた
め、半導体装置全体が高価になる。
アースして特性の安定化を図るために、ダイアタッチ部
２の全面に金メッキ３を施さなければならない。このた
め、半導体装置全体が高価になる。
本発明はこのような従来の問題を解決する半導体装置を
提供するものである。
提供するものである。
課題を解決するための手段
上記問題を解決するために、本発明は、金層・ツキを、
ダイアタッチ部のほぼ全域にわたるような幾何学的模様
で形成したものである。
ダイアタッチ部のほぼ全域にわたるような幾何学的模様
で形成したものである。
作用
このようにすれば、従来のようにダイアタッチ部の全面
に金メッキを施す場合に比べて、金の使用量を大幅に減
らすことができ、それだけ価格を下げることができる。
に金メッキを施す場合に比べて、金の使用量を大幅に減
らすことができ、それだけ価格を下げることができる。
しかも金メッキは、幾何学的模様ではあるものの、ダイ
アタッチ部のほぼ全域にわたって形成されているから、
ダイを外部リードに接続する機能自体は従来例に比べて
も殆ど遜色がなく、したがって安定なアースをとること
ができる。
アタッチ部のほぼ全域にわたって形成されているから、
ダイを外部リードに接続する機能自体は従来例に比べて
も殆ど遜色がなく、したがって安定なアースをとること
ができる。
実施例
以下、本発明の一実施例について第１図〜第４図ととも
に説明する。
に説明する。
第１図において、１はセラミック基板であり、所定形状
の３つのセラミック基板１ａ〜１ｃを積層して容器状に
構成されている。２はセラミック基板ｌａ上のダイアタ
ッチ部、３はダイアタッチ部２上に後述するように幾何
学的模様で形成された金メッキ、４は電気良導体からな
る固着層５を介して金メッキ３およびダイアタッチ部２
に接続されたダイ、６はセラミック基板１ｂの表面に形
成された内部リード、７は内部リード６とダイ４とを接
続する金属ワイヤー、８はセラミック基板１の主面上を
封止する封止板、９はセラミック基板１の側面に設けら
れた外部リードである。これらの外部リード９のうちの
１本は金メッキ３を介してダイアタッチ部２に接続され
、その他の外部リード９は内部リード６と電気的に接続
されている。
の３つのセラミック基板１ａ〜１ｃを積層して容器状に
構成されている。２はセラミック基板ｌａ上のダイアタ
ッチ部、３はダイアタッチ部２上に後述するように幾何
学的模様で形成された金メッキ、４は電気良導体からな
る固着層５を介して金メッキ３およびダイアタッチ部２
に接続されたダイ、６はセラミック基板１ｂの表面に形
成された内部リード、７は内部リード６とダイ４とを接
続する金属ワイヤー、８はセラミック基板１の主面上を
封止する封止板、９はセラミック基板１の側面に設けら
れた外部リードである。これらの外部リード９のうちの
１本は金メッキ３を介してダイアタッチ部２に接続され
、その他の外部リード９は内部リード６と電気的に接続
されている。
第２図は第１図の封止板８を外した状態の上面図、第３
図は第２図のＡ−Ａ’断面図である。
図は第２図のＡ−Ａ’断面図である。
第２図、第３図から判るように、本実施例においては、
金メッキ３がほぼ英文字のｒ ＨＪの形に近い幾何学的
模様で形成されている。そしてこの金メッキ３は、ダイ
アタッチ部２のほぼ全域にわたる大きさで形成されてい
る。
金メッキ３がほぼ英文字のｒ ＨＪの形に近い幾何学的
模様で形成されている。そしてこの金メッキ３は、ダイ
アタッチ部２のほぼ全域にわたる大きさで形成されてい
る。
なお、金メッキ３は、第４図に示すように、下層から上
層に向けて、メタライズ層１０．ニッケル層１１．金層
１２を順次積層した三層構造からなっており、各層の厚
さは数μｍ〜数十μｍ程度である。また、ダイ４は、縦
横が約Ｌｏｗ、厚みが約０．５ｗｍである。
層に向けて、メタライズ層１０．ニッケル層１１．金層
１２を順次積層した三層構造からなっており、各層の厚
さは数μｍ〜数十μｍ程度である。また、ダイ４は、縦
横が約Ｌｏｗ、厚みが約０．５ｗｍである。
このように金メッキ３を幾何学的模様にすると、金の使
用量が少なくて済み、大幅なコストダウンを図ることが
できる。しかも金メッキ３はダイアタッチ部２のほぼ全
域にわたる大きさで形成されているから、ダイ４の下面
のほぼ全域にわたる部分を金メッキ３を介してダイアタ
ッチ部２に接続することができる。したがって従来に比
べても何ら遜色のない、安定したアースの接続が可能と
なる。
用量が少なくて済み、大幅なコストダウンを図ることが
できる。しかも金メッキ３はダイアタッチ部２のほぼ全
域にわたる大きさで形成されているから、ダイ４の下面
のほぼ全域にわたる部分を金メッキ３を介してダイアタ
ッチ部２に接続することができる。したがって従来に比
べても何ら遜色のない、安定したアースの接続が可能と
なる。
なお、金メッキ３の幾何学的模様はｒＨ」字形に限らず
、たとえば漢字の「田」や「目」の文字に近い形状にし
たり、あるいは複数の平行線で構成してもよ（、要は金
の使用量を減らし、かつ安定した接着状態の得られる模
様ならどのようなものでもよい。
、たとえば漢字の「田」や「目」の文字に近い形状にし
たり、あるいは複数の平行線で構成してもよ（、要は金
の使用量を減らし、かつ安定した接着状態の得られる模
様ならどのようなものでもよい。
発明の効果
本発明はダイアタッチ部のほぼ全域にわたるような幾何
学的模様で金メッキを施したものであるから、従来とほ
ぼ同様な安定した特性をもつ半導体装置を安価に製造す
ることができる。
学的模様で金メッキを施したものであるから、従来とほ
ぼ同様な安定した特性をもつ半導体装置を安価に製造す
ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例における半導体装置の断面図
、第２図は第１図の平面図、第３図は第２図のＡ−Ａ’
断面図、第４図は上記実施例に用いる金メッキの断面図
、第５図は従来の半導体装置の断面図、第６図は第５図
の平面図、第７図は第６図のＡ−Ａ’断面図である。 １．１ａ〜１ｃ・・・・・・セラミック基板、２・・・
・・・ダイアタッチ部、３・・・・・・金メッキ、４・
・・・・・ダイ、５・・・・・・固着層、６・・・・・
・内部リード、７・・・・・・金属ワイヤー、８・・・
・・・封止板、９・・・・・・外部リード。
、第２図は第１図の平面図、第３図は第２図のＡ−Ａ’
断面図、第４図は上記実施例に用いる金メッキの断面図
、第５図は従来の半導体装置の断面図、第６図は第５図
の平面図、第７図は第６図のＡ−Ａ’断面図である。 １．１ａ〜１ｃ・・・・・・セラミック基板、２・・・
・・・ダイアタッチ部、３・・・・・・金メッキ、４・
・・・・・ダイ、５・・・・・・固着層、６・・・・・
・内部リード、７・・・・・・金属ワイヤー、８・・・
・・・封止板、９・・・・・・外部リード。
Claims (1)
- セラミック基板表面のダイアタッチ部に金メッキを形
成し、ダイを電気的良導体からなる固着層および上記金
メッキを介して上記ダイアタッチ部に接続するように構
成するとともに、上記金メッキを、上記ダイアタッチ部
のほぼ全域にわたる幾何学的模様で形成したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086574A JPH03284858A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2086574A JPH03284858A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03284858A true JPH03284858A (ja) | 1991-12-16 |
Family
ID=13890783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2086574A Pending JPH03284858A (ja) | 1990-03-30 | 1990-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03284858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086225A (ja) * | 2004-09-14 | 2006-03-30 | Murata Mfg Co Ltd | セラミック多層基板 |
-
1990
- 1990-03-30 JP JP2086574A patent/JPH03284858A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086225A (ja) * | 2004-09-14 | 2006-03-30 | Murata Mfg Co Ltd | セラミック多層基板 |
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