JPH04139869A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPH04139869A JPH04139869A JP2264380A JP26438090A JPH04139869A JP H04139869 A JPH04139869 A JP H04139869A JP 2264380 A JP2264380 A JP 2264380A JP 26438090 A JP26438090 A JP 26438090A JP H04139869 A JPH04139869 A JP H04139869A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- resin layer
- element mounting
- integrated circuit
- coating resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、混成集積回路に関し、特に半導体チップを複
数個搭載する混成集積回路に関する。
数個搭載する混成集積回路に関する。
従来の混成集積回路は、第２図に示すように、絶縁基板
１の上に設けた素子載置部と、素子載置部の周囲に配置
して設けた配線３とを有する配線基板の素子載置部に複
数の半導体チップ５．６を搭載し、半導体チップ５，６
の夫々と、配線３との間をポンチインク線７により接続
し、半導体チップ５．６及びボンデインク線７を含む領
域をコーティング樹脂層８によりコーティングして構成
される。
１の上に設けた素子載置部と、素子載置部の周囲に配置
して設けた配線３とを有する配線基板の素子載置部に複
数の半導体チップ５．６を搭載し、半導体チップ５，６
の夫々と、配線３との間をポンチインク線７により接続
し、半導体チップ５．６及びボンデインク線７を含む領
域をコーティング樹脂層８によりコーティングして構成
される。
配線基板の寸法は、最小の場合でも、搭載する半導体チ
ップの総面積の大きさは必要であり、仮に、４．０ｒｎ
ｍ２の＝ｊ法の半導体チップを２ケ搭載する場合は、８
．０ｍｍ２以上、又４０ｍｍ２６．０ｍｍ２８．０ｍｍ
２の寸法の半導体チッ、プを各々１個ずつ搭載する場合
は、１８．０ｍｍ２以上の寸法の配線基板が必要であっ
た。
ップの総面積の大きさは必要であり、仮に、４．０ｒｎ
ｍ２の＝ｊ法の半導体チップを２ケ搭載する場合は、８
．０ｍｍ２以上、又４０ｍｍ２６．０ｍｍ２８．０ｍｍ
２の寸法の半導体チッ、プを各々１個ずつ搭載する場合
は、１８．０ｍｍ２以上の寸法の配線基板が必要であっ
た。
ｒ発明が解決しようとする課題〕
この従来の混成集積回路ては、回路基板の一面に全半導
体チップを搭載している為、搭載する半導体チップの数
が増えると、その数に比例して、必要となる配線基板の
面積が大きくなり、その結果、混成集積回路の＝１法が
大きくなってしまうという問題点があった。
体チップを搭載している為、搭載する半導体チップの数
が増えると、その数に比例して、必要となる配線基板の
面積が大きくなり、その結果、混成集積回路の＝１法が
大きくなってしまうという問題点があった。
本発明の混成集積回路装置は、絶縁基板上に設けな素子
載置部の周囲に第１の配線を配置した第１の配線基板と
、前記素子載置部に対応した貫通口を設けた絶縁基板上
に第２の配線を設は前記貫通口を前記素子載置部に整合
して前記第１の配線基板上に固着した第２の配線基板と
、前記素子載置部上に搭載して前記第１の配線と電気的
に接続しｔ２第１の半導体チップと、前記第１の半導体
チップを含む前記貫通口内を充填した下層のコーティン
グ樹脂層と、前記下層のコーティング樹脂層の上に搭載
して前記第２の配線と電気的に接続した第２の半導体チ
ップと、前記第２の半導体チップを含んで被覆した上層
のコーティング樹脂層とを有する。
載置部の周囲に第１の配線を配置した第１の配線基板と
、前記素子載置部に対応した貫通口を設けた絶縁基板上
に第２の配線を設は前記貫通口を前記素子載置部に整合
して前記第１の配線基板上に固着した第２の配線基板と
、前記素子載置部上に搭載して前記第１の配線と電気的
に接続しｔ２第１の半導体チップと、前記第１の半導体
チップを含む前記貫通口内を充填した下層のコーティン
グ樹脂層と、前記下層のコーティング樹脂層の上に搭載
して前記第２の配線と電気的に接続した第２の半導体チ
ップと、前記第２の半導体チップを含んで被覆した上層
のコーティング樹脂層とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す断面図である。
第１劇に示すように、絶縁基板］の上に素子載置部を設
け、素子載置部の周囲に配線３を配置して設けた第１の
配線基板の上に、素子載置部に対応する位置に貫通口を
設けた絶縁基板２の上に配線４を設すな第２の配線基板
を索子載置部に一通口を整合させて固着する。次に、素
子載置部上に半導体チップ５をマウントし、半導体チッ
プ５の電極と配線３との間をホンティング線７で接続し
て半導体チップ５を含む貫通「１内をコーティング樹脂
層８て充填する。次に、コーチインク樹脂層８の上に半
導体チップ６をマウントし、半導体チップ６の電極と配
線４との間をホンティング線７ａで接続し、半導体チッ
プ６を含む表面を＝１−テインク樹脂層８ａで被覆し、
混成集積回路を構成する。
け、素子載置部の周囲に配線３を配置して設けた第１の
配線基板の上に、素子載置部に対応する位置に貫通口を
設けた絶縁基板２の上に配線４を設すな第２の配線基板
を索子載置部に一通口を整合させて固着する。次に、素
子載置部上に半導体チップ５をマウントし、半導体チッ
プ５の電極と配線３との間をホンティング線７で接続し
て半導体チップ５を含む貫通「１内をコーティング樹脂
層８て充填する。次に、コーチインク樹脂層８の上に半
導体チップ６をマウントし、半導体チップ６の電極と配
線４との間をホンティング線７ａで接続し、半導体チッ
プ６を含む表面を＝１−テインク樹脂層８ａで被覆し、
混成集積回路を構成する。
なお、実施例では配線基板を２層に重ねた例について説
明したが、３層以上の多層構造で構成することも可能で
、混成集積回路の寸法を更に小型化できる利点がある。
明したが、３層以上の多層構造で構成することも可能で
、混成集積回路の寸法を更に小型化できる利点がある。
以上説明したように本発明は、半導体チップを階層的に
搭載する事によって、配線の平面的面積を縮小する事が
でき、混成集積回路装置の小型化を実現できるという効
果を有する。
搭載する事によって、配線の平面的面積を縮小する事が
でき、混成集積回路装置の小型化を実現できるという効
果を有する。
第１図は本発明の一実施例を示す断面図、第２図は従来
の混成集積回路の一例を示す断面図である。 １．２・・・絶縁基板、３．４・・・配線、５．６・・
・半導体チップ、７，７ａ・・・ホンディング線、８，
８ａ・・コーティング樹脂層。
の混成集積回路の一例を示す断面図である。 １．２・・・絶縁基板、３．４・・・配線、５．６・・
・半導体チップ、７，７ａ・・・ホンディング線、８，
８ａ・・コーティング樹脂層。
Claims (1)
- 絶縁基板上に設けた素子載置部の周囲に第１の配線を
配置した第１の配線基板と、前記素子載置部に対応した
貫通口を設けた絶縁基板上に第２の配線を設け前記貫通
口を前記素子載置部に整合して前記第１の配線基板上に
固着した第２の配線基板と、前記素子載置部上に搭載し
て前記第１の配線と電気的に接続した第１の半導体チッ
プと、前記第１の半導体チップを含む前記貫通口内を充
填した下層のコーティング樹脂層と、前記下層のコーテ
ィング樹脂層の上に搭載して前記第２の配線と電気的に
接続した第２の半導体チップと、前記第２の半導体チッ
プを含んで被覆した上層のコーティング樹脂層とを有す
ることを特徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264380A JPH04139869A (ja) | 1990-10-01 | 1990-10-01 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2264380A JPH04139869A (ja) | 1990-10-01 | 1990-10-01 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139869A true JPH04139869A (ja) | 1992-05-13 |
Family
ID=17402351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2264380A Pending JPH04139869A (ja) | 1990-10-01 | 1990-10-01 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120418A (ja) * | 1992-10-07 | 1994-04-28 | Nec Corp | 混成集積回路の製造方法 |
-
1990
- 1990-10-01 JP JP2264380A patent/JPH04139869A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120418A (ja) * | 1992-10-07 | 1994-04-28 | Nec Corp | 混成集積回路の製造方法 |
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