JPH0328828B2 - - Google Patents
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- JPH0328828B2 JPH0328828B2 JP57098068A JP9806882A JPH0328828B2 JP H0328828 B2 JPH0328828 B2 JP H0328828B2 JP 57098068 A JP57098068 A JP 57098068A JP 9806882 A JP9806882 A JP 9806882A JP H0328828 B2 JPH0328828 B2 JP H0328828B2
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- JP
- Japan
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- layer
- capacitor electrode
- nitride film
- capacitor
- aluminum
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置にかかり、特
に多層アルミニウム配線構造を採用した半導体メ
モリ装置に関する。
に多層アルミニウム配線構造を採用した半導体メ
モリ装置に関する。
従来、絶縁ゲート型トランジスタを用いたダイ
ナミツクメモリのメモリセルは、一般に第１図に
示す断面構造となつている。すなわちデイジツト
配線１１１の情報がゲート電極１０８によつて制
御され、容量ゲート１０５の下層に位置する絶縁
膜１０３とシリコン基板１０１に形成された不純
物拡散層領域１０４との界面付近に蓄積されある
いは放出される。このとき、情報蓄積の保持能力
は、容量ゲート１０５と不純物拡散領域１０４と
の間の静電容量に依存する。したがつて、装置の
回路の高集積化に伴いメモリセル面積の減少によ
るセル容量の低下が問題となる。それを補う為に
は、前記絶縁膜１０３の膜厚を薄くする必要があ
る。しかしながら電気的安定性や耐圧等の問題が
あり、薄膜化には限界がある。尚、第１図で、１
０２はフイールド酸化膜、１０６，１１０は絶縁
層、１０７はゲート酸化膜、１０９はトランジス
タのソース・ドレインの一方の領域となる不純物
拡散領域である。
ナミツクメモリのメモリセルは、一般に第１図に
示す断面構造となつている。すなわちデイジツト
配線１１１の情報がゲート電極１０８によつて制
御され、容量ゲート１０５の下層に位置する絶縁
膜１０３とシリコン基板１０１に形成された不純
物拡散層領域１０４との界面付近に蓄積されある
いは放出される。このとき、情報蓄積の保持能力
は、容量ゲート１０５と不純物拡散領域１０４と
の間の静電容量に依存する。したがつて、装置の
回路の高集積化に伴いメモリセル面積の減少によ
るセル容量の低下が問題となる。それを補う為に
は、前記絶縁膜１０３の膜厚を薄くする必要があ
る。しかしながら電気的安定性や耐圧等の問題が
あり、薄膜化には限界がある。尚、第１図で、１
０２はフイールド酸化膜、１０６，１１０は絶縁
層、１０７はゲート酸化膜、１０９はトランジス
タのソース・ドレインの一方の領域となる不純物
拡散領域である。
この発明の目的は、高い集積度で高い容量値が
得られ、高速動作を可能として高信頼性のダイナ
ミツクランダムアクセスメモリを有する半導体集
積回路装置を提供することである。
得られ、高速動作を可能として高信頼性のダイナ
ミツクランダムアクセスメモリを有する半導体集
積回路装置を提供することである。
本発明の特徴は、半導体基板のフイールド絶縁
膜に隣接する素子形成領域のほぼ中央に設けられ
た第１の不純物拡散領域と、前記素子形成領域の
両端に前記フイールド絶縁膜とそれぞれ接して設
けられた第２および第３の不純物拡散領域と、前
記第１および第２の不純物拡散領域間上に設けら
れた第１のゲート電極と、前記第１および第３の
不純物拡散領域間上に設けられた第２のゲート電
極と、前記フイールド絶縁膜、前記第１および第
２のゲート電極および前記第１乃至第３の不純物
拡散領域の全体を被覆して設けられた絶縁層と、
前記絶縁層に形成された開孔を通して前記第１の
不純物拡散領域に接続する第１層目のアルミニウ
ムからなるデイジツト配線と、前記絶縁層に形成
された開孔を通して前記第２の不純物拡散領域に
接続しかつ前記絶縁層上を前記第１のゲート電極
上から前記フイールド絶縁膜上にかけて延在す
る、前記第１層目のアルミニウムからなる第１の
容量電極と、前記絶縁層に形成された開孔を通し
て前記第３の不純物拡散領域と接続しかつ前記絶
縁層上を前記第２のゲート電極上から前記フイー
ルド絶縁膜上にかけて延在する前記第１層目のア
ルミニウムからなる第２の容量電極と、前記デイ
ジツト配線ならびに前記第１および第２の容量電
極の上面および側面に被着せる第１の窒化膜と、
前記フイールド絶縁膜上の前記第１および第２の
容量電極の所定部分をそれぞれ露出するように前
記第１の窒化膜にそれぞれ形成された第１および
第２の開口部と、前記第１および第２の開口部間
の前記第１の窒化膜上を延在せる第２層目のアル
ミニウムからなる第３の容量電極と、前記第３の
容量電極の上面および側面に被着して設けられた
第２の窒化膜と、前記第１の窒化膜に形成された
前記第１の開口部を通して前記第１の容量電極に
接続し前記第２の窒化膜上を中央に向つて延び
る、第３層目のアルミニウムからなる第４の容量
電極と、前記第１の窒化膜に形成された前記第２
の開口部を通して前記第２の容量電極に接続し前
記第２の窒化膜上を中央に向つて延びる、前記第
３層目のアルミニウムからなる第５の容量電極と
を具備し、前記第１の容量電極、前記第３の容量
電極およびその間にはさまれた前記第１の窒化膜
の部分ならびに前記第４の容量電極、前記第３の
容量電極およびその間にはさまれた前記第２の窒
化膜の部分から第１のダイナミツクランダムアク
セスメモリの容量を構成し、前記第２の容量電
極、前記第３の容量電極およびその間にはさまれ
た前記第１の窒化膜の部分ならびに前記第５の容
量電極、前記第３の容量電極およびその間にはさ
まれた前記第２の窒化膜の部分から第２のダイナ
ミツクランダムアクセスメモリの容量を構成した
半導体集積回路装置にある。
膜に隣接する素子形成領域のほぼ中央に設けられ
た第１の不純物拡散領域と、前記素子形成領域の
両端に前記フイールド絶縁膜とそれぞれ接して設
けられた第２および第３の不純物拡散領域と、前
記第１および第２の不純物拡散領域間上に設けら
れた第１のゲート電極と、前記第１および第３の
不純物拡散領域間上に設けられた第２のゲート電
極と、前記フイールド絶縁膜、前記第１および第
２のゲート電極および前記第１乃至第３の不純物
拡散領域の全体を被覆して設けられた絶縁層と、
前記絶縁層に形成された開孔を通して前記第１の
不純物拡散領域に接続する第１層目のアルミニウ
ムからなるデイジツト配線と、前記絶縁層に形成
された開孔を通して前記第２の不純物拡散領域に
接続しかつ前記絶縁層上を前記第１のゲート電極
上から前記フイールド絶縁膜上にかけて延在す
る、前記第１層目のアルミニウムからなる第１の
容量電極と、前記絶縁層に形成された開孔を通し
て前記第３の不純物拡散領域と接続しかつ前記絶
縁層上を前記第２のゲート電極上から前記フイー
ルド絶縁膜上にかけて延在する前記第１層目のア
ルミニウムからなる第２の容量電極と、前記デイ
ジツト配線ならびに前記第１および第２の容量電
極の上面および側面に被着せる第１の窒化膜と、
前記フイールド絶縁膜上の前記第１および第２の
容量電極の所定部分をそれぞれ露出するように前
記第１の窒化膜にそれぞれ形成された第１および
第２の開口部と、前記第１および第２の開口部間
の前記第１の窒化膜上を延在せる第２層目のアル
ミニウムからなる第３の容量電極と、前記第３の
容量電極の上面および側面に被着して設けられた
第２の窒化膜と、前記第１の窒化膜に形成された
前記第１の開口部を通して前記第１の容量電極に
接続し前記第２の窒化膜上を中央に向つて延び
る、第３層目のアルミニウムからなる第４の容量
電極と、前記第１の窒化膜に形成された前記第２
の開口部を通して前記第２の容量電極に接続し前
記第２の窒化膜上を中央に向つて延びる、前記第
３層目のアルミニウムからなる第５の容量電極と
を具備し、前記第１の容量電極、前記第３の容量
電極およびその間にはさまれた前記第１の窒化膜
の部分ならびに前記第４の容量電極、前記第３の
容量電極およびその間にはさまれた前記第２の窒
化膜の部分から第１のダイナミツクランダムアク
セスメモリの容量を構成し、前記第２の容量電
極、前記第３の容量電極およびその間にはさまれ
た前記第１の窒化膜の部分ならびに前記第５の容
量電極、前記第３の容量電極およびその間にはさ
まれた前記第２の窒化膜の部分から第２のダイナ
ミツクランダムアクセスメモリの容量を構成した
半導体集積回路装置にある。
このように本発明では、トランジスタ上に容量
を形成し、その容量は第１および第２の窒化膜を
用いた多段構成となつているから高集積度でかつ
高い容量値の容量となる。又、デイジツト線およ
び全ての容量電極は３層のアルミニウム構成とな
つているから高速の動作を可能となる。又、１層
目および２層目のアルミニウムからなるデイジツ
ト線および第１乃至第３の容量電極の上面、側面
は安定性が得られる窒化膜で被覆されているから
信頼性の高い装置となる。
を形成し、その容量は第１および第２の窒化膜を
用いた多段構成となつているから高集積度でかつ
高い容量値の容量となる。又、デイジツト線およ
び全ての容量電極は３層のアルミニウム構成とな
つているから高速の動作を可能となる。又、１層
目および２層目のアルミニウムからなるデイジツ
ト線および第１乃至第３の容量電極の上面、側面
は安定性が得られる窒化膜で被覆されているから
信頼性の高い装置となる。
第２図で本発明に関連する技術を説明する。従
来の方法によりＰ型のシリコン基板２０１にフイ
ールド酸化膜２０２およびゲート酸化膜２０３を
成長しゲート電極２０４および３個所にＮ型の不
純物拡散領域２０５を形成する。このとき第１図
に示す従来法の容量絶縁層１０３、高容量化の為
の不純物拡散層１０４、容量ゲート多結晶シリコ
ン層１０５および絶縁層１０６を形成する工程が
不要となる。次に絶縁膜として気相成長リンガラ
ス層２０６を1.0μｍ成長し第１のアルミニウム層
と不純物拡散領域とを接続する為の開孔を設け
る。次に第１のアルミニウムを1.0μｍ蒸着し、デ
イジツト線２０７および容量電極２０８とし同時
に他の主配線も形成する。次に、プラズマ気相成
長窒化膜２０９ａ，２０９ｂを0.1μｍ成長し、ひ
きつづき気相成長リンガラス層２１０を1.0μｍ成
長する。そして容量電極２０８の上部に位置する
リンガラス層２１０を除去し、窒化膜２０９ｂを
露出させる。しかる後に、第２のアルミニウムを
1.0μｍ蒸着し容量ゲート２１１とし、同時に他の
主配線も形成する。
来の方法によりＰ型のシリコン基板２０１にフイ
ールド酸化膜２０２およびゲート酸化膜２０３を
成長しゲート電極２０４および３個所にＮ型の不
純物拡散領域２０５を形成する。このとき第１図
に示す従来法の容量絶縁層１０３、高容量化の為
の不純物拡散層１０４、容量ゲート多結晶シリコ
ン層１０５および絶縁層１０６を形成する工程が
不要となる。次に絶縁膜として気相成長リンガラ
ス層２０６を1.0μｍ成長し第１のアルミニウム層
と不純物拡散領域とを接続する為の開孔を設け
る。次に第１のアルミニウムを1.0μｍ蒸着し、デ
イジツト線２０７および容量電極２０８とし同時
に他の主配線も形成する。次に、プラズマ気相成
長窒化膜２０９ａ，２０９ｂを0.1μｍ成長し、ひ
きつづき気相成長リンガラス層２１０を1.0μｍ成
長する。そして容量電極２０８の上部に位置する
リンガラス層２１０を除去し、窒化膜２０９ｂを
露出させる。しかる後に、第２のアルミニウムを
1.0μｍ蒸着し容量ゲート２１１とし、同時に他の
主配線も形成する。
したがつて、第２図では第１のアルミニウム層
２０８と第２のアルミニウム層２１１の間に挾ま
れた窒化膜２０９ｂによつて容量が形成される。
２０８と第２のアルミニウム層２１１の間に挾ま
れた窒化膜２０９ｂによつて容量が形成される。
本発明の実施例を第３図に示す。
Ｐ型のシリコン基板３０１にフイールド酸化膜
３０２を形成し、その間の素子形成領域の２個所
にゲート酸化膜３０４、それぞれのゲート酸化膜
上にゲート電極３０５を形成する。両ゲート電極
間の下および各ゲート電極下とフイールド酸化膜
間の半導体基板にはＮ型の不純物拡散領域（ソー
ス、ドレイン）３０３が形成される。全体に絶縁
膜として気相成長リンガラス層３０６を1.0μｍ成
長して第１のアルミニウム層と不純物拡散領域と
接続する為の開孔をそれぞれ設ける。次に第１層
目のアルミニウムを1.0μｍ蒸着し、デイジツト線
３０７および第１および第２の容量電極３０８な
らびに他の主配線（図示していない）を同時に形
成する。次に第１のプラズマ気相成長窒化膜３０
９ａ，３０９ｂを0.1μｍ成長し、ひきつづき気相
成長リンガラス層３１０を1.0μｍ成長する。そし
て第１および第２の容量電極３０８の上部に位置
するリンガラス層３１０を除去し、それぞれの第
１の窒化膜３０９ｂを露出させる。しかる後に第
２層目のアルミニウムを1.0μｍ蒸着して第３の容
量電極３１１を他の主配線（図示していない）と
同時に形成する。この第２のアルミニウム層３１
１は第１のアルミニウム層３０８を全面覆わない
で、第１のアルミニウム層３０８と第３のアルミ
ニウム層からなる第４および第５の容量電極３１
３を接続する為の部分をそれぞれ除去する。しか
る後にプラズマ気相成長窒化膜３１２ａ，３１２
ｂを0.1μｍ成長し、第１のアルミニウム層３０８
と第３のアルミニウム層３１３とを接続する為の
開孔を設け、第３層目のアルミニウムを1.0μｍ蒸
着して第４および第５の容量電極３１３を形状形
成する。したがつてこの実施例では第３図に示す
第１のアルミニウム層３０８と第２のアルミニウ
ム層３１１との間の窒化膜３０９ｂと、第２のア
ルミニウム層３１１と第３のアルミニウム層３１
３との間の窒化膜３１２ｂとによつて容量が形成
される。第３図の実施例のアルミニウム層を４層
以上にして、容量面積をより大きくすることも可
能である。
３０２を形成し、その間の素子形成領域の２個所
にゲート酸化膜３０４、それぞれのゲート酸化膜
上にゲート電極３０５を形成する。両ゲート電極
間の下および各ゲート電極下とフイールド酸化膜
間の半導体基板にはＮ型の不純物拡散領域（ソー
ス、ドレイン）３０３が形成される。全体に絶縁
膜として気相成長リンガラス層３０６を1.0μｍ成
長して第１のアルミニウム層と不純物拡散領域と
接続する為の開孔をそれぞれ設ける。次に第１層
目のアルミニウムを1.0μｍ蒸着し、デイジツト線
３０７および第１および第２の容量電極３０８な
らびに他の主配線（図示していない）を同時に形
成する。次に第１のプラズマ気相成長窒化膜３０
９ａ，３０９ｂを0.1μｍ成長し、ひきつづき気相
成長リンガラス層３１０を1.0μｍ成長する。そし
て第１および第２の容量電極３０８の上部に位置
するリンガラス層３１０を除去し、それぞれの第
１の窒化膜３０９ｂを露出させる。しかる後に第
２層目のアルミニウムを1.0μｍ蒸着して第３の容
量電極３１１を他の主配線（図示していない）と
同時に形成する。この第２のアルミニウム層３１
１は第１のアルミニウム層３０８を全面覆わない
で、第１のアルミニウム層３０８と第３のアルミ
ニウム層からなる第４および第５の容量電極３１
３を接続する為の部分をそれぞれ除去する。しか
る後にプラズマ気相成長窒化膜３１２ａ，３１２
ｂを0.1μｍ成長し、第１のアルミニウム層３０８
と第３のアルミニウム層３１３とを接続する為の
開孔を設け、第３層目のアルミニウムを1.0μｍ蒸
着して第４および第５の容量電極３１３を形状形
成する。したがつてこの実施例では第３図に示す
第１のアルミニウム層３０８と第２のアルミニウ
ム層３１１との間の窒化膜３０９ｂと、第２のア
ルミニウム層３１１と第３のアルミニウム層３１
３との間の窒化膜３１２ｂとによつて容量が形成
される。第３図の実施例のアルミニウム層を４層
以上にして、容量面積をより大きくすることも可
能である。
第１図は従来技術を示す断面図である。第２図
は本発明に関連する技術を示す断面図である。第
３図は本発明の実施例を示す断面図である。 尚、図において、１０１はシリコン基板、１０
２はフイールド酸化膜、１０３は容量酸化膜、１
０４は高容量化不純物拡散層、１０５は容量ゲー
ト多結晶シリコン層、１０６は絶縁酸化膜、１０
７はゲート酸化膜、１０８はゲート多結晶シリコ
ン層、１０９は不純物拡散層、１１０は気相成長
リンガラス層、１１１はアルミニウム配線層、２
０１，３０１はシリコン基板、２０２，３０２は
フイールド酸化膜、２０３，３０４はゲート酸化
膜、２０４，３０５はゲート多結晶シリコン層、
２０５，３０３は不純物拡散層、２０６，３０６
は気相成長リンガラス層、２０７，３０７は第１
層目のアルミニウムによるデイジツト線、２０
５，３０５は第１層目のアルミニウムによる容量
電極、２０９ａ，２０９ｂ，３０９ａ，３０９ｂ
はプラズマ気相成長窒化膜でこの内２０９ｂおよ
び３０９ｂ（斜線部）が容量部分、２１０，３１
０は気相成長リンガラス層、２１１，３１１は第
２層目のアルミニウムによる容量電極、３１２
ａ，３１２ｂはプラズマ気相成長窒化膜でこの内
３１２ｂ（斜線部）が容量部分、３１３は第３層
目のアルミニウムによる容量電極である。
は本発明に関連する技術を示す断面図である。第
３図は本発明の実施例を示す断面図である。 尚、図において、１０１はシリコン基板、１０
２はフイールド酸化膜、１０３は容量酸化膜、１
０４は高容量化不純物拡散層、１０５は容量ゲー
ト多結晶シリコン層、１０６は絶縁酸化膜、１０
７はゲート酸化膜、１０８はゲート多結晶シリコ
ン層、１０９は不純物拡散層、１１０は気相成長
リンガラス層、１１１はアルミニウム配線層、２
０１，３０１はシリコン基板、２０２，３０２は
フイールド酸化膜、２０３，３０４はゲート酸化
膜、２０４，３０５はゲート多結晶シリコン層、
２０５，３０３は不純物拡散層、２０６，３０６
は気相成長リンガラス層、２０７，３０７は第１
層目のアルミニウムによるデイジツト線、２０
５，３０５は第１層目のアルミニウムによる容量
電極、２０９ａ，２０９ｂ，３０９ａ，３０９ｂ
はプラズマ気相成長窒化膜でこの内２０９ｂおよ
び３０９ｂ（斜線部）が容量部分、２１０，３１
０は気相成長リンガラス層、２１１，３１１は第
２層目のアルミニウムによる容量電極、３１２
ａ，３１２ｂはプラズマ気相成長窒化膜でこの内
３１２ｂ（斜線部）が容量部分、３１３は第３層
目のアルミニウムによる容量電極である。
Claims (1)
- １ 半導体基板のフイールド絶縁膜に隣接する素
子形成領域のほば中央に設けられた第１の不純物
拡散領域と、前記素子形成領域の両端に前記フイ
ールド絶縁膜とそれぞれ接して設けられた第２お
よび第３の不純物拡散領域と、前記第１および第
２の不純物拡散領域間上に設けられた第１のゲー
ト電極と、前記第１および第３の不純物拡散領域
間上に設けられた第２のゲート電極と、前記フイ
ールド絶縁膜、前記第１および第２のゲート電極
および前記第１乃至第３の不純物拡散領域の全体
を被覆して設けられた絶縁層と、前記絶縁層に形
成された開孔を通して前記第１の不純物拡散領域
に接続する第１層目のアルミニウムからなるデイ
ジツト配線と、前記絶縁層に形成された開孔を通
して前記第２の不純物拡散領域に接続しかつ前記
絶縁層上を前記第１のゲート電極上から前記フイ
ールド絶縁膜上にかけて延在する、前記第１層目
のアルミニウムからなる第１の容量電極と、前記
絶縁層に形成された開孔を通して前記第３の不純
物拡散領域に接続しかつ前記絶縁層上を前記第２
のゲート電極上から前記フイールド絶縁膜上にか
けて延在する前記第１層目のアルミニウムからな
る第２の容量電極と、前記デイジツト配線ならび
に前記第１および第２の容量電極の上面および側
面に被着せる第１の窒化膜と、前記フイールド絶
縁膜上の前記第１および第２の容量電極の所定部
分をそれぞれ露出するように前記第１の窒化膜に
それぞれ形成された第１および第２の開口部と、
前記第１および第２の開口部間の前記第１の窒化
膜上を延在せる第２層目のアルミニウムからなる
第３の容量電極と、前記第３の容量電極の上面お
よび側面に被着して設けられた第２の窒化膜と、
前記第１の窒化膜に形成された前記第１の開口部
を通して前記第１の容量電極に接続し前記第２の
窒化膜上を中央に向つて延びる、第３層目のアル
ミニウムからなる第４の容量電極と、前記第１の
窒化膜に形成された前記第２の開口部を通して前
記第２の容量電極に接続し前記第２の窒化膜上を
中央に向つて延びる、前記第３層目のアルミニウ
ムからなる第５の容量電極とを具備し、前記第１
の容量電極、前記第３の容量電極およびその間に
はさまれた前記第１の窒化膜の部分ならびに前記
第４の容量電極、前記第３の容量電極およびその
間にはさまれた前記第２の窒化膜の部分から第１
のダイナミツクランダムアクセスメモリの容量を
構成し、前記第２の容量電極、前記第３の容量電
極およびその間にはさまれた前記第１の窒化膜の
部分ならびに前記第５の容量電極、前記第３の容
量電極およびその間にはさまれた前記第２の窒化
膜の部分から第２のダイナミツクランダムアクセ
スメモリの容量を構成したことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098068A JPS58215067A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098068A JPS58215067A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215067A JPS58215067A (ja) | 1983-12-14 |
| JPH0328828B2 true JPH0328828B2 (ja) | 1991-04-22 |
Family
ID=14210014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098068A Granted JPS58215067A (ja) | 1982-06-08 | 1982-06-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215067A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750769B2 (ja) * | 1985-09-09 | 1995-05-31 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPS6411347A (en) * | 1987-07-03 | 1989-01-13 | Rohm Co Ltd | Monolithic integrated circuit |
| JPH0770616B2 (ja) * | 1988-11-18 | 1995-07-31 | 日本電気株式会社 | 半導体メモリセルおよびその製造方法 |
| ES2103778T3 (es) * | 1990-05-31 | 1997-10-01 | Canon Kk | Metodo para la fabricacion de un dispositivo de memoria semiconductor, que tiene un condensador. |
| JP2846286B2 (ja) * | 1996-05-20 | 1999-01-13 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
| JP2839874B2 (ja) * | 1996-09-17 | 1998-12-16 | 株式会社日立製作所 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108392A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
| JPS556866A (en) * | 1978-06-29 | 1980-01-18 | Nec Corp | Semiconductor device |
| JPS5824022B2 (ja) * | 1979-10-17 | 1983-05-18 | 沖電気工業株式会社 | Ｍｏｓ型半導体記憶装置の製造方法 |
-
1982
- 1982-06-08 JP JP57098068A patent/JPS58215067A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215067A (ja) | 1983-12-14 |
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