JPH0750769B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0750769B2 JPH0750769B2 JP60197638A JP19763885A JPH0750769B2 JP H0750769 B2 JPH0750769 B2 JP H0750769B2 JP 60197638 A JP60197638 A JP 60197638A JP 19763885 A JP19763885 A JP 19763885A JP H0750769 B2 JPH0750769 B2 JP H0750769B2
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- capacitor
- conductor layer
- layer
- forming
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには半導体装置の製造方法
に適用して特に有効な技術に関し、例えばLSI（大規模
集積回路）におけるキャパシタの形成に利用して有効な
技術に関する。
に適用して特に有効な技術に関し、例えばLSI（大規模
集積回路）におけるキャパシタの形成に利用して有効な
技術に関する。
［背景技術］ 半導体メモリにおいては、素子の高集積化に伴なってよ
り小さな面積でより大きな静電容量を有するキャパシタ
が要望される。そこで、誘電材料として従来の酸化シリ
コンに代わって、比誘電率の大きな酸化タンタル（Ta２
Ｏ５）のような遷移金属の酸化物を用いる試みがなされ
ている。
り小さな面積でより大きな静電容量を有するキャパシタ
が要望される。そこで、誘電材料として従来の酸化シリ
コンに代わって、比誘電率の大きな酸化タンタル（Ta２
Ｏ５）のような遷移金属の酸化物を用いる試みがなされ
ている。
ところで、LSIにおいてキャパシタを形成する場合、半
導体基板上にこれを一方の電極として形成するのが一般
的である。また、現在のLSIプロセスでは、絶縁膜とし
て酸化シリコンや窒化シリコンが主として使われてい
る。そのため、上記のごとく遷移金属酸化物を誘電体と
するキャパシタを半導体基板上に形成する場合、先ず半
導体基板表面の絶縁膜にコンタクト穴を形成してから、
そのコンタクト穴の上に遷移金属の酸化膜を介して他方
の電極層を形成する必要がある。
導体基板上にこれを一方の電極として形成するのが一般
的である。また、現在のLSIプロセスでは、絶縁膜とし
て酸化シリコンや窒化シリコンが主として使われてい
る。そのため、上記のごとく遷移金属酸化物を誘電体と
するキャパシタを半導体基板上に形成する場合、先ず半
導体基板表面の絶縁膜にコンタクト穴を形成してから、
そのコンタクト穴の上に遷移金属の酸化膜を介して他方
の電極層を形成する必要がある。
上記コンタクト穴の形成に際しては、半導体基板表面の
絶縁膜が２層以上形成されていることが多いため、同一
のマスクで一層目と二層目の絶縁膜を選択的に除去して
コンタクト穴を形成しようとすると、開口端部にいわゆ
るオーバハングが生じる。その結果、キャパシタの誘導
体としての絶縁膜（遷移金属酸化膜）やその上に形成さ
れる電極層に段切れが生じ、キャパシタの耐圧や歩留り
が低下するおそれがあった。
絶縁膜が２層以上形成されていることが多いため、同一
のマスクで一層目と二層目の絶縁膜を選択的に除去して
コンタクト穴を形成しようとすると、開口端部にいわゆ
るオーバハングが生じる。その結果、キャパシタの誘導
体としての絶縁膜（遷移金属酸化膜）やその上に形成さ
れる電極層に段切れが生じ、キャパシタの耐圧や歩留り
が低下するおそれがあった。
そこで、第３図に示すように２層以上よりなる絶縁膜2
1,22に覆われた半導体基板１のコンタクト領域に、第１
のレジストマスク23をパターニング形成して（同図
（ａ））、第１の絶縁膜22をエッチングして開口部24を
形成し（同図（ｂ））、該第１のレジストマスク23を除
去したのち、第２のレジストマスク25を前記開口部24の
端部を覆うようにして形成し、第２絶縁膜21をエッチン
グすることによってオーバハングのないコンタクトホー
ル26を形成し（同図（ｃ））、その上部に被着される電
極層28またはキャパシタ用絶縁膜27の段切れを防止する
ようにした発明が提案されている（特願昭58−168175
号）。
1,22に覆われた半導体基板１のコンタクト領域に、第１
のレジストマスク23をパターニング形成して（同図
（ａ））、第１の絶縁膜22をエッチングして開口部24を
形成し（同図（ｂ））、該第１のレジストマスク23を除
去したのち、第２のレジストマスク25を前記開口部24の
端部を覆うようにして形成し、第２絶縁膜21をエッチン
グすることによってオーバハングのないコンタクトホー
ル26を形成し（同図（ｃ））、その上部に被着される電
極層28またはキャパシタ用絶縁膜27の段切れを防止する
ようにした発明が提案されている（特願昭58−168175
号）。
しかしながら、上記のようなキャパシタ形成方法にあっ
ては、オーバハングのないコンタクトホールを形成する
のに２つのレジスタマスクが必要であるため、プロセス
が複雑になるという不都合があるとともに、第２の開口
部は第１の開口部よりも小さくなるため、キャパシタの
実質的な容量も減少し、しいては集積度を低下させると
いう不都合がある。
ては、オーバハングのないコンタクトホールを形成する
のに２つのレジスタマスクが必要であるため、プロセス
が複雑になるという不都合があるとともに、第２の開口
部は第１の開口部よりも小さくなるため、キャパシタの
実質的な容量も減少し、しいては集積度を低下させると
いう不都合がある。
［発明の目的］ この発明の目的は、実質的な容量を減少させず、しかも
キャパシタの耐圧や歩留りを低下させることなく、製造
工程を簡略化できるような半導体装置の製造方法を提供
することにある。
キャパシタの耐圧や歩留りを低下させることなく、製造
工程を簡略化できるような半導体装置の製造方法を提供
することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、キャパシタが形成される半導体領域の表面の
２層以上の絶縁膜に同一のマスクでコンタクト穴を形成
し、このコンタクト穴の内側に露出された半導体領域の
表面からその周辺にかけてポリシリコンのような導体層
を化学的気相成長法によって被着して、この導体層の上
に遷移金属酸化物からなる絶縁膜を介して電極層を形成
する。これによって、半導体領域の表面の絶縁膜に、一
枚のマスクでコンタクト穴を形成できるようにするとと
もに、絶縁膜に生じたオーバハングは導体層の中に隠さ
れた状態で導体層とその上の電極層との間にキャパシタ
が形成されるようにして、キャパシタの実質的な容量を
低下させずしかもキャパシタの耐圧や歩留りを低下させ
ることなく、製造工程を簡略化できるようにするという
上記目的を達成するものである。
２層以上の絶縁膜に同一のマスクでコンタクト穴を形成
し、このコンタクト穴の内側に露出された半導体領域の
表面からその周辺にかけてポリシリコンのような導体層
を化学的気相成長法によって被着して、この導体層の上
に遷移金属酸化物からなる絶縁膜を介して電極層を形成
する。これによって、半導体領域の表面の絶縁膜に、一
枚のマスクでコンタクト穴を形成できるようにするとと
もに、絶縁膜に生じたオーバハングは導体層の中に隠さ
れた状態で導体層とその上の電極層との間にキャパシタ
が形成されるようにして、キャパシタの実質的な容量を
低下させずしかもキャパシタの耐圧や歩留りを低下させ
ることなく、製造工程を簡略化できるようにするという
上記目的を達成するものである。
以下図面を用いてこの発明を具体的に説明する。
［実施例］ 第１図には、本発明を、例えば第２図に示すようなエミ
ッタ結合形メモリセルにおいて、マルチエミッタ・トラ
ンジスタＱ１,Q２のコレクタ側に接続される負荷抵抗Ｒ
１,R２と並列なコンデンサＣ１,C２の形成に適用した場
合の一実施例が、製造工程順に示されている。
ッタ結合形メモリセルにおいて、マルチエミッタ・トラ
ンジスタＱ１,Q２のコレクタ側に接続される負荷抵抗Ｒ
１,R２と並列なコンデンサＣ１,C２の形成に適用した場
合の一実施例が、製造工程順に示されている。
先ず、Ｐ型単結晶シリコンからなる半導体基板１の表面
に、酸化シリコン膜をマスクにして選択的にＮ型不純物
を導入して、Ｎ＋型埋込層２を形成する。Ｎ＋型埋込層
２の上には気相成長法によりＮ−型エピタキシャル層３
を形成した後、熱酸化を行なって酸化シリコン膜４を形
成する。それから、酸化シリコン膜４の上に窒化シリコ
ン膜をCVD法等により被着した後、この窒化シリコン膜
をマスクにして素子の境界（コンデンサおよびダイオー
ドの周囲）に相当する部分に、異方性ドライエッチング
等によって、上記Ｎ＋型埋込層２を貫通して半導体基板
１の表面まで達するような溝を構成する。そして、この
溝の底部にイオン打込み法によってＰ型不純物を導入し
て、チャンネルストッパ層５を形成する。
に、酸化シリコン膜をマスクにして選択的にＮ型不純物
を導入して、Ｎ＋型埋込層２を形成する。Ｎ＋型埋込層
２の上には気相成長法によりＮ−型エピタキシャル層３
を形成した後、熱酸化を行なって酸化シリコン膜４を形
成する。それから、酸化シリコン膜４の上に窒化シリコ
ン膜をCVD法等により被着した後、この窒化シリコン膜
をマスクにして素子の境界（コンデンサおよびダイオー
ドの周囲）に相当する部分に、異方性ドライエッチング
等によって、上記Ｎ＋型埋込層２を貫通して半導体基板
１の表面まで達するような溝を構成する。そして、この
溝の底部にイオン打込み法によってＰ型不純物を導入し
て、チャンネルストッパ層５を形成する。
しかる後、熱酸化を行なって溝の内壁に酸化シリコン膜
を形成し、さらに必要に応じて窒化シリコン膜等の被着
を行なったりして、溝内に絶縁膜６を形成する。それか
ら、ポリシリコンを全面的に被着した後、エッチバック
を行なって絶縁膜５の内側の溝内にポリシリコン７を残
す。そして、熱酸化を行ない、ポリシリコン７の表面に
酸化シリコン膜８の蓋をしてから、マスクとなった窒化
シリコン膜を除去すると、トレンチアイソレーション領
域９によって分離された素子形成領域10が形成される。
を形成し、さらに必要に応じて窒化シリコン膜等の被着
を行なったりして、溝内に絶縁膜６を形成する。それか
ら、ポリシリコンを全面的に被着した後、エッチバック
を行なって絶縁膜５の内側の溝内にポリシリコン７を残
す。そして、熱酸化を行ない、ポリシリコン７の表面に
酸化シリコン膜８の蓋をしてから、マスクとなった窒化
シリコン膜を除去すると、トレンチアイソレーション領
域９によって分離された素子形成領域10が形成される。
次に、窒化シリコン膜等をマスクにして、上記トレンチ
アイソレーション領域９で囲まれた領域のエピタキシャ
ル層３内に、イオン打込み法等によってＮ型不純物を導
入し、Ｎ＋型埋込層２まで達するようなＮ＋型もしくは
Ｎ型の型半導体領域11を形成する。しかる後、マスクと
なった窒化シリコン膜を除去してから、再びCVD法によ
り全面的に窒化シリコン膜12を被着して、第１図（Ａ）
に示す状態となる。
アイソレーション領域９で囲まれた領域のエピタキシャ
ル層３内に、イオン打込み法等によってＮ型不純物を導
入し、Ｎ＋型埋込層２まで達するようなＮ＋型もしくは
Ｎ型の型半導体領域11を形成する。しかる後、マスクと
なった窒化シリコン膜を除去してから、再びCVD法によ
り全面的に窒化シリコン膜12を被着して、第１図（Ａ）
に示す状態となる。
なお、上記Ｎ型半導体領域11の形成のためのイオン打込
みを省略し、エピタキシャル層３のままにしておいても
よい。
みを省略し、エピタキシャル層３のままにしておいても
よい。
第１図（Ａ）の状態の後は、上記窒化シリコン膜12の上
に全面的にフォトレジスト被膜13を被着してパターニン
グを行なってから、このフォトレジスト被膜13をエッチ
ングマスクとしてエッチングを行なって、上記半導体領
域11の表面の窒化シリコン膜12と酸化シリコン膜４にコ
ンタクト穴14を形成して、第１図（Ｂ）の状態となる。
このとき、下層の酸化シリコン膜４が窒化シリコン膜12
の下方までエッチングされて、いわゆるオーバハングａ
が生じる。
に全面的にフォトレジスト被膜13を被着してパターニン
グを行なってから、このフォトレジスト被膜13をエッチ
ングマスクとしてエッチングを行なって、上記半導体領
域11の表面の窒化シリコン膜12と酸化シリコン膜４にコ
ンタクト穴14を形成して、第１図（Ｂ）の状態となる。
このとき、下層の酸化シリコン膜４が窒化シリコン膜12
の下方までエッチングされて、いわゆるオーバハングａ
が生じる。
しかして、このオーバハングａをそのままにして、フォ
トレジスト被膜13を除去してから、窒化シリコン膜12の
上にCVD法により全面的にポリシリコン層を被着する。
それから、このポリシリコン層に対してパターニングを
行なって、上記コンタクト穴14およびそ周辺にポリシリ
コン層15を残して、第１図（ｃ）の状態となる。
トレジスト被膜13を除去してから、窒化シリコン膜12の
上にCVD法により全面的にポリシリコン層を被着する。
それから、このポリシリコン層に対してパターニングを
行なって、上記コンタクト穴14およびそ周辺にポリシリ
コン層15を残して、第１図（ｃ）の状態となる。
この実施例では、上記ポリシリコン層15が半導体基板１
の他の位置（図示省略）に形成されるバイポーラトラン
ジスタ（例えば第２図のメモリセルにおけるマルチエミ
ッタ・トランジスタＱ１,Q２）のエミッタ領域の表面に
形成されるポリシリコン電極と同時に形成されるように
されている。
の他の位置（図示省略）に形成されるバイポーラトラン
ジスタ（例えば第２図のメモリセルにおけるマルチエミ
ッタ・トランジスタＱ１,Q２）のエミッタ領域の表面に
形成されるポリシリコン電極と同時に形成されるように
されている。
すなわち、最近のバイポーラ集積回路では、トランジス
タの浅拡散化が進み、エミッタ領域は予めエミッタが形
成されるべき半導体領域の表面に電極となる高濃度ポリ
シリコン層を被着し、このポリシリコン層からの不純物
拡散によって形成されるようになって来ている。従っ
て、このようなデバイスにおいては、エミッタ用ポリシ
リコン電極の形成と同時に、上記キャパシタ用ポリシリ
コン層15の形成を行なうようにすれば、新たにポリシリ
コン層15の形成工程を設ける必要がない。
タの浅拡散化が進み、エミッタ領域は予めエミッタが形
成されるべき半導体領域の表面に電極となる高濃度ポリ
シリコン層を被着し、このポリシリコン層からの不純物
拡散によって形成されるようになって来ている。従っ
て、このようなデバイスにおいては、エミッタ用ポリシ
リコン電極の形成と同時に、上記キャパシタ用ポリシリ
コン層15の形成を行なうようにすれば、新たにポリシリ
コン層15の形成工程を設ける必要がない。
第１図（Ｃ）の状態の後は、上記ポリシリコン層15およ
び窒化シリコン膜12上に、全面的にPSG（リン・シリケ
ート・ガラス）膜のような層間絶縁膜16を被着する。そ
れから、この層間絶縁膜16の上記ポリシリコン層15に対
応する位置に、開口部17を形成する。次に、上記層間絶
縁膜16上に全面的にタンタルオキサイド（Ta２Ｏ５）の
ような比誘電率の高い絶縁膜18を例えば、スパッタ法に
より被着する。しかる後、この絶縁膜18の上にダングス
テンもしくはモリブデンのような高融点金属あるいはそ
のシリサイドを蒸着してからパターニングを行なって、
開口部17の内側およびその周辺に、絶縁膜18を介して電
極層19を形成し、第１図（Ｄ）の状態となる。
び窒化シリコン膜12上に、全面的にPSG（リン・シリケ
ート・ガラス）膜のような層間絶縁膜16を被着する。そ
れから、この層間絶縁膜16の上記ポリシリコン層15に対
応する位置に、開口部17を形成する。次に、上記層間絶
縁膜16上に全面的にタンタルオキサイド（Ta２Ｏ５）の
ような比誘電率の高い絶縁膜18を例えば、スパッタ法に
より被着する。しかる後、この絶縁膜18の上にダングス
テンもしくはモリブデンのような高融点金属あるいはそ
のシリサイドを蒸着してからパターニングを行なって、
開口部17の内側およびその周辺に、絶縁膜18を介して電
極層19を形成し、第１図（Ｄ）の状態となる。
なお、上記実施例では、キャパシタが形成される半導体
領域11の表面に、２層の絶縁膜（４と12）が形成されて
いる場合について説明したが、この絶縁膜は３層以上で
あってもよいことはいうまでもない。
領域11の表面に、２層の絶縁膜（４と12）が形成されて
いる場合について説明したが、この絶縁膜は３層以上で
あってもよいことはいうまでもない。
［効果］ （１）キャパシタが形成される半導体領域の表面の２層
以上の絶縁膜に同一のマスクでコンタクト穴を形成し、
このコンタクト穴の内側に露出された半導体領域の表面
からその周辺にかけてポリシリコンのような導体層を化
学的気相成長法によって被着して、この導体層の上に遷
移金属酸化物からなる絶縁膜を介して電極層を形成する
ようにしたので、半導体領域の表面の絶縁膜に一枚のマ
スクでコンタクト穴が形成されるようになるとともに、
絶縁膜に生じたオーバハングは導体層の中に隠されると
いう作用により、キャパシタの耐圧や歩留りを低下させ
ることなく、製造工程を簡略化できるようになるという
効果がある。
以上の絶縁膜に同一のマスクでコンタクト穴を形成し、
このコンタクト穴の内側に露出された半導体領域の表面
からその周辺にかけてポリシリコンのような導体層を化
学的気相成長法によって被着して、この導体層の上に遷
移金属酸化物からなる絶縁膜を介して電極層を形成する
ようにしたので、半導体領域の表面の絶縁膜に一枚のマ
スクでコンタクト穴が形成されるようになるとともに、
絶縁膜に生じたオーバハングは導体層の中に隠されると
いう作用により、キャパシタの耐圧や歩留りを低下させ
ることなく、製造工程を簡略化できるようになるという
効果がある。
（２）キャパシタが形成される半導体領域の表面の２層
以上の絶縁膜に同一のマスクでコンタクト穴を形成し、
このコンタクト穴の内側に露出された半導体領域の表面
からその周辺にかけてポリシリコンのような導体層を化
学的気相成長法によって被着してこの導体層の上に遷移
金属酸化物からなる絶縁膜を介して電極層を形成するよ
うにしたので、半導体領域表面の絶縁膜に形成されるコ
ンタクト穴の上の導体層（ポリシリコン層）と電極層と
の間にキャパシタが形成されるという作用により、半導
体領域の大きさおよびその上にコンタクト穴の大小にか
かわりなく、導体層と電極層の大きさによってキャパシ
タの容量が決まるようになる。従って、導体層と電極層
を半導体領域の周囲の分離領域上まで延設させることに
より、キャパシタの実質的な容量を増加させることがで
きるという効果がある。
以上の絶縁膜に同一のマスクでコンタクト穴を形成し、
このコンタクト穴の内側に露出された半導体領域の表面
からその周辺にかけてポリシリコンのような導体層を化
学的気相成長法によって被着してこの導体層の上に遷移
金属酸化物からなる絶縁膜を介して電極層を形成するよ
うにしたので、半導体領域表面の絶縁膜に形成されるコ
ンタクト穴の上の導体層（ポリシリコン層）と電極層と
の間にキャパシタが形成されるという作用により、半導
体領域の大きさおよびその上にコンタクト穴の大小にか
かわりなく、導体層と電極層の大きさによってキャパシ
タの容量が決まるようになる。従って、導体層と電極層
を半導体領域の周囲の分離領域上まで延設させることに
より、キャパシタの実質的な容量を増加させることがで
きるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
キャパシタが形成される半導体領域11の周囲の分離領域
がトレンチアイソレーション領域９とされているが、分
離領域はこれに限定されず、ロコス（LOCOS）と呼ばれ
る選択酸化膜等であってもよい。また、polySi上のTa２
Ｏ５構造を二重・三重以上につみあげて形成することも
可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
キャパシタが形成される半導体領域11の周囲の分離領域
がトレンチアイソレーション領域９とされているが、分
離領域はこれに限定されず、ロコス（LOCOS）と呼ばれ
る選択酸化膜等であってもよい。また、polySi上のTa２
Ｏ５構造を二重・三重以上につみあげて形成することも
可能である。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるバイポーラ型メモ
リにおけるメモリセルを構成するキャパシタの形成に適
用した場合について説明したが、この発明はそれに限定
されず、MOS集積回路その他容量の大きなキャパシタを
必要とする半導体装置一般に利用することができる。
を、その背景となった利用分野であるバイポーラ型メモ
リにおけるメモリセルを構成するキャパシタの形成に適
用した場合について説明したが、この発明はそれに限定
されず、MOS集積回路その他容量の大きなキャパシタを
必要とする半導体装置一般に利用することができる。
第１図は（Ａ）〜（Ｄ）は、本発明に係るキャパシタの
形成方法の一実施例を製造工程順に示す断面図、 第２図は、本発明を適用するのに好適なキャパシタを有
するメモリセルの構成例を示す回路図、 第３図（ａ）〜（ｄ）は、従来のキャパシタの製造方法
の一例を示す断面図である。 １……半導体基板、２……Ｎ＋型埋込層、３……Ｎ−型
エピタキシャル層、４……絶縁膜（酸化シリコン膜）、
７……ポリシリコン、８……酸化シリコン膜、９……ト
レンチ・アイソレーション領域、11……キャパシタ形成
領域（Ｎ型半導体領域）、12……絶縁膜、15……導体層
（ポリシリコン層）、16……層間絶縁膜、17……開口
部、18……絶縁膜（キャパシタの誘電体）、19……電極
層（バリアメタル）。
形成方法の一実施例を製造工程順に示す断面図、 第２図は、本発明を適用するのに好適なキャパシタを有
するメモリセルの構成例を示す回路図、 第３図（ａ）〜（ｄ）は、従来のキャパシタの製造方法
の一例を示す断面図である。 １……半導体基板、２……Ｎ＋型埋込層、３……Ｎ−型
エピタキシャル層、４……絶縁膜（酸化シリコン膜）、
７……ポリシリコン、８……酸化シリコン膜、９……ト
レンチ・アイソレーション領域、11……キャパシタ形成
領域（Ｎ型半導体領域）、12……絶縁膜、15……導体層
（ポリシリコン層）、16……層間絶縁膜、17……開口
部、18……絶縁膜（キャパシタの誘電体）、19……電極
層（バリアメタル）。
Claims (4)
- 【請求項１】同一の半導体基板上にトランジスタとコン
デンサとを形成する場合において、前記コンデンサが形
成される半導体領域に堆積された２以上の絶縁膜に、レ
ジスタマスクを用いてコンタクト穴を形成する工程と、
前記コンタクト穴の内側およびその周辺に導体層を化学
的気相成長法によって形成する工程と、前記導体層上に
誘電体としての絶縁膜を形成する工程と、前記誘電体と
しての絶縁膜上に電極層を設けて前記コンデンサを形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】前記導体層を形成した後、その上に層間絶
縁膜を被着し、前記層間絶縁膜の前記導体層に対応する
位置に開口部を形成してから、前記開口部の内側および
その周辺に誘電体としての絶縁膜を形成し、さらに、前
記誘電体としての絶縁膜上に前記電極層を形成するよう
にしたことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - 【請求項３】前記導体層がポリシリコンであり、前記誘
電体としての絶縁膜が酸化タンタルであることを特徴と
する特許請求の範囲第１項または第２項記載の半導体装
置の製造方法。 - 【請求項４】前記トランジスタがバイポーラトランジス
タであることを特徴とする特許請求の範囲第１項、第２
項または第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197638A JPH0750769B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197638A JPH0750769B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258670A JPS6258670A (ja) | 1987-03-14 |
| JPH0750769B2 true JPH0750769B2 (ja) | 1995-05-31 |
Family
ID=16377813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197638A Expired - Lifetime JPH0750769B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750769B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2234060A (en) * | 1989-07-01 | 1991-01-23 | Plessey Co Plc | A radiation detector |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215067A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS60107854A (ja) * | 1983-11-16 | 1985-06-13 | Hitachi Ltd | キヤパシタ |
-
1985
- 1985-09-09 JP JP60197638A patent/JPH0750769B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258670A (ja) | 1987-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |