JPH0328829B2 - - Google Patents
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- Publication number
- JPH0328829B2 JPH0328829B2 JP57119556A JP11955682A JPH0328829B2 JP H0328829 B2 JPH0328829 B2 JP H0328829B2 JP 57119556 A JP57119556 A JP 57119556A JP 11955682 A JP11955682 A JP 11955682A JP H0328829 B2 JPH0328829 B2 JP H0328829B2
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- Japan
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- island
- resistor
- resistive
- semiconductor
- constant voltage
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、集積回路における特に抵抗回路部
を改良した半導体装置に関する。
を改良した半導体装置に関する。
半導体集積回路にあつては、トランジスタ等の
各種半導体素子と共に、この半導体相互を接続し
あるいは電圧を供給する抵抗回路等が同一半導体
基板に対して形成されるもので、特に抵抗部分
は、半導体サブストレートに形成される抵抗島内
に形成される。例えば、P+型のサブストレート
に対してN-型の抵抗島を形成し、この抵抗島内
に細片状にしてP+型による抵抗を形成する。
各種半導体素子と共に、この半導体相互を接続し
あるいは電圧を供給する抵抗回路等が同一半導体
基板に対して形成されるもので、特に抵抗部分
は、半導体サブストレートに形成される抵抗島内
に形成される。例えば、P+型のサブストレート
に対してN-型の抵抗島を形成し、この抵抗島内
に細片状にしてP+型による抵抗を形成する。
この場合、抵抗島内には適宜複数個の抵抗が形
成されるもので、その抵抗相互の干渉をさけるた
めに、抵抗島の電位は常に全ての抵抗以上に設定
する必要がある。すなわち、抵抗島を構成するＮ
型半導体は、この集積回路の電源に対して接続さ
れるようにしている。
成されるもので、その抵抗相互の干渉をさけるた
めに、抵抗島の電位は常に全ての抵抗以上に設定
する必要がある。すなわち、抵抗島を構成するＮ
型半導体は、この集積回路の電源に対して接続さ
れるようにしている。
しかし、抵抗島に接続される電源の電圧が変動
すると、抵抗島と抵抗とのPN逆バイアスが変化
し、それに伴なつて抵抗周囲の空乏層の厚さが変
化するようになり、このため各抵抗の抵抗値が電
源電圧特性を有するようになる。したがつて、例
えばバンドギヤツプ定電圧源等の抵抗の精度が要
求される回路を、このような半導体集積回路で構
成することは問題を有するものであり、PN逆バ
イアスによる抵抗変化を無くすようにすることが
要求される。
すると、抵抗島と抵抗とのPN逆バイアスが変化
し、それに伴なつて抵抗周囲の空乏層の厚さが変
化するようになり、このため各抵抗の抵抗値が電
源電圧特性を有するようになる。したがつて、例
えばバンドギヤツプ定電圧源等の抵抗の精度が要
求される回路を、このような半導体集積回路で構
成することは問題を有するものであり、PN逆バ
イアスによる抵抗変化を無くすようにすることが
要求される。
この発明は上記のような点に鑑みなされたもの
で、抵抗島内において常に安定した抵抗値が設定
される抵抗を形成するようにして、特に抵抗値の
安定性を要求される集積回路に対して効果的に使
用し得るようにする半導体装置を提供しようとす
るものである。
で、抵抗島内において常に安定した抵抗値が設定
される抵抗を形成するようにして、特に抵抗値の
安定性を要求される集積回路に対して効果的に使
用し得るようにする半導体装置を提供しようとす
るものである。
すなわち、この発明に係る半導体装置は、半導
体サブストレートに形成される抵抗島内に抵抗を
形成すると共に、上記サブストレートに対して同
時に形成される他の半導体回路素子部の内部定電
圧源を上記抵抗島に接続するようにしたものであ
る。
体サブストレートに形成される抵抗島内に抵抗を
形成すると共に、上記サブストレートに対して同
時に形成される他の半導体回路素子部の内部定電
圧源を上記抵抗島に接続するようにしたものであ
る。
以下図面を参照してこの発明の一実施例を説明
する。第１図は特に抵抗構成部分を取り出して示
したもので、１１はP+型半導体でなるサブスト
レートであり、集積回路の最低電位に設定され
る。このサブストレート１１には、N-型のエピ
タキシヤル層により、集積回路の抵抗島１２を形
成し、この抵抗島１２の下面部のサブストレート
１１との境界部には、N+埋込み層１３が形成さ
れている。そして、エピタキシヤル層でなる抵抗
島１２には、P+型半導体により適宜複数の抵抗
１４ａ，１４ｂ…を形成するものであり、またこ
の抵抗島１２には、N+半導体による端子部１５
が形成されている。この端子部１５は抵抗島１２
に対して最高電位を与えるもので、このサブスト
レート１１に形成される図示されていない集積回
路の半導素子部の内部電圧源を接続する。１６は
空乏層であり、抵抗島１２と抵抗１４ａ，１４ｂ
…の逆バイアスによつて生ずるものであり、端子
部１５から与えられる最高電位を定電圧化するこ
とにより、そのPN逆バイアスはほぼ一定とな
り、空乏層１６の広がり、すなわち厚さが一定と
なる。
する。第１図は特に抵抗構成部分を取り出して示
したもので、１１はP+型半導体でなるサブスト
レートであり、集積回路の最低電位に設定され
る。このサブストレート１１には、N-型のエピ
タキシヤル層により、集積回路の抵抗島１２を形
成し、この抵抗島１２の下面部のサブストレート
１１との境界部には、N+埋込み層１３が形成さ
れている。そして、エピタキシヤル層でなる抵抗
島１２には、P+型半導体により適宜複数の抵抗
１４ａ，１４ｂ…を形成するものであり、またこ
の抵抗島１２には、N+半導体による端子部１５
が形成されている。この端子部１５は抵抗島１２
に対して最高電位を与えるもので、このサブスト
レート１１に形成される図示されていない集積回
路の半導素子部の内部電圧源を接続する。１６は
空乏層であり、抵抗島１２と抵抗１４ａ，１４ｂ
…の逆バイアスによつて生ずるものであり、端子
部１５から与えられる最高電位を定電圧化するこ
とにより、そのPN逆バイアスはほぼ一定とな
り、空乏層１６の広がり、すなわち厚さが一定と
なる。
第２図は、このような半導体集積回路装置で構
成される定電圧源（バンドギヤツプ定電圧源）の
回路例を示したもので、トランジスタＴ１〜Ｔ３
および抵抗Ｒ１〜Ｒ３で構成され、定電圧VREFを
得る回路である。
成される定電圧源（バンドギヤツプ定電圧源）の
回路例を示したもので、トランジスタＴ１〜Ｔ３
および抵抗Ｒ１〜Ｒ３で構成され、定電圧VREFを
得る回路である。
この回路において、抵抗Ｒ１〜Ｒ３は第３図に
示すように同一の抵抗島１２内に第１図で示した
ように形成するもので、サブストレート１１の抵
抗島１２とは異なる部分にトランジスタＴ１〜Ｔ
３が構成される。そして、第３図に鎖線で示すよ
うに抵抗Ｒ１〜Ｒ３およびトランジスタＴ１〜Ｔ
３に配線を施すことによつて、第２図の回路が構
成されたものであり、定電圧源VREFが抵抗島１２
の端子部１５に接続されるようになる。
示すように同一の抵抗島１２内に第１図で示した
ように形成するもので、サブストレート１１の抵
抗島１２とは異なる部分にトランジスタＴ１〜Ｔ
３が構成される。そして、第３図に鎖線で示すよ
うに抵抗Ｒ１〜Ｒ３およびトランジスタＴ１〜Ｔ
３に配線を施すことによつて、第２図の回路が構
成されたものであり、定電圧源VREFが抵抗島１２
の端子部１５に接続されるようになる。
ここで、定電圧VREFは次式で表現される。
VREF＝VBE＋（R2／R3）・（kT／ｑ）ln（R2／R1）
すなわち、上記のように構成すれば、抵抗１４
ａ，１４ｂ…の形成される抵抗島１２に対して、
集積回路部の内部定電圧源が接続されるものであ
るため、抵抗島１２内のPN逆バイアスは一定と
なり、したがつて空乏層１６の厚さは一定に保た
れるものである。このため、抵抗１４ａ，１４ｂ
…部における抵抗値は、電源電圧特性を有するも
のではなく、安定して高精度に保たれるもので、
特に抵抗の精度の要求されるバンドギヤツプ定電
圧源等の回路に適用して、その効果は著るしいも
のである。
ａ，１４ｂ…の形成される抵抗島１２に対して、
集積回路部の内部定電圧源が接続されるものであ
るため、抵抗島１２内のPN逆バイアスは一定と
なり、したがつて空乏層１６の厚さは一定に保た
れるものである。このため、抵抗１４ａ，１４ｂ
…部における抵抗値は、電源電圧特性を有するも
のではなく、安定して高精度に保たれるもので、
特に抵抗の精度の要求されるバンドギヤツプ定電
圧源等の回路に適用して、その効果は著るしいも
のである。
第１図はこの発明の一実施例に係る半導体装置
を説明する構成図、第２図は半導体集積回路の例
を示す回路図、第３図は上記回路に対応する半導
体装置の配置構成図である。 １１……サブストレート、１２……抵抗島（エ
ピタキシヤル層）、１４ａ，１４ｂ，… ……抵
抗、１５……端子部、１６……空乏層。
を説明する構成図、第２図は半導体集積回路の例
を示す回路図、第３図は上記回路に対応する半導
体装置の配置構成図である。 １１……サブストレート、１２……抵抗島（エ
ピタキシヤル層）、１４ａ，１４ｂ，… ……抵
抗、１５……端子部、１６……空乏層。
Claims (1)
- １ 半導体サブストレートに他の半導体回路素子
と共に抵抗島を形成し、この抵抗島内には抵抗お
よびこの抵抗島に電位を与える端子部を形成して
なり、この端子部には上記半導体回路素子および
上記抵抗により構成される内部定電圧源を接続す
ることにより上記抵抗島の最高電位が与えられる
ようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119556A JPS5910255A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57119556A JPS5910255A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5910255A JPS5910255A (ja) | 1984-01-19 |
| JPH0328829B2 true JPH0328829B2 (ja) | 1991-04-22 |
Family
ID=14764234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57119556A Granted JPS5910255A (ja) | 1982-07-09 | 1982-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910255A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211510A (ja) * | 1994-01-27 | 1995-08-11 | Nippondenso Co Ltd | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491740A (en) * | 1977-12-28 | 1979-07-20 | Nippon Precision Circuits | Semiconductor apparatus and method of producing same |
| JPS54118077U (ja) * | 1978-02-07 | 1979-08-18 |
-
1982
- 1982-07-09 JP JP57119556A patent/JPS5910255A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5910255A (ja) | 1984-01-19 |
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