JPH0328874B2 - - Google Patents
Info
- Publication number
- JPH0328874B2 JPH0328874B2 JP58154228A JP15422883A JPH0328874B2 JP H0328874 B2 JPH0328874 B2 JP H0328874B2 JP 58154228 A JP58154228 A JP 58154228A JP 15422883 A JP15422883 A JP 15422883A JP H0328874 B2 JPH0328874 B2 JP H0328874B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- input
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/387—Composing, repositioning or otherwise geometrically modifying originals
- H04N1/393—Enlarging or reducing
- H04N1/3935—Enlarging or reducing with modification of image resolution, i.e. determining the values of picture elements at new relative positions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Processing (AREA)
- Editing Of Facsimile Originals (AREA)
Description
【発明の詳細な説明】
本発明は可視イメージ・パターンを表わす入力
ビツト・ストリーム即ち入力ビツト列の長さ即ち
ビツト数を或る与えられた縮小比に応答して或る
選択された長さに減少することに関する。従来、
入力イメージのサイズを所望のイメージ・サイズ
に、例えばB4サイズをレターサイズに縮小する
ことが求められてきた。
ビツト・ストリーム即ち入力ビツト列の長さ即ち
ビツト数を或る与えられた縮小比に応答して或る
選択された長さに減少することに関する。従来、
入力イメージのサイズを所望のイメージ・サイズ
に、例えばB4サイズをレターサイズに縮小する
ことが求められてきた。
［従来技術の説明］
イメージ・サイズを縮小するためのいくつかの
方法が提案されてきた。１つの方法は、イメージ
の１ペル行を表わすビツト・ストリームからデー
タ・ビツトを周期的に削除即ち消去することを提
案している。例えば4/5の縮小率の場合にはビツ
ト・ストリーム内のデータ・ビツトが５ビツト位
置毎に消去される。
方法が提案されてきた。１つの方法は、イメージ
の１ペル行を表わすビツト・ストリームからデー
タ・ビツトを周期的に削除即ち消去することを提
案している。例えば4/5の縮小率の場合にはビツ
ト・ストリーム内のデータ・ビツトが５ビツト位
置毎に消去される。
しかしながら、この方法は固有的な欠点を有す
る。即ち、この５ビツト位置毎に意味深いビツト
が存在する場合にはこのビツトが消去されて縮小
されるために、イメージの質を低下することであ
る。
る。即ち、この５ビツト位置毎に意味深いビツト
が存在する場合にはこのビツトが消去されて縮小
されるために、イメージの質を低下することであ
る。
他の方法はビツト変換テーブルを用いてきた。
この変換テーブルは、入力イメージの意味深いビ
ツト遷移、即ち１から０若しくは０から１の消失
を最小にするように作られている。幅が256mmの
B4サイズを幅が210mmのA4サイズに変換する場
合には、縮小率は次式により表わされる。
この変換テーブルは、入力イメージの意味深いビ
ツト遷移、即ち１から０若しくは０から１の消失
を最小にするように作られている。幅が256mmの
B4サイズを幅が210mmのA4サイズに変換する場
合には、縮小率は次式により表わされる。
210／256＝0.8203
この比0.8203を実現するには、縮小比5/6が選
択される。この理由は比5/6が下記の如き近似値
を有するからである。
択される。この理由は比5/6が下記の如き近似値
を有するからである。
５／６＝0.8333
B4サイズ・イメージの行方向である１つの水
平行査行を表わす入力ビツト・ストリームは、１
グループが６ビツトを有する複数ビツト・グルー
プに分けられる。上記ビツト変換テーブルは、原
イメージの正確性を失なわないような、６ビツト
から５ビツトへの変換の全ての組合わせを含む。
各６ビツト・グループはこのテーブルをアクセス
するためのアドレスとして用いられる。しかしな
がら、この方法はこれがこのテーブルのための比
較的広いメモリ・スペースを必要とするという欠
点を有している。上記ビツト変換テーブルを使用
することによるビツト変換は特開昭57−39671号
公報に示されている。
平行査行を表わす入力ビツト・ストリームは、１
グループが６ビツトを有する複数ビツト・グルー
プに分けられる。上記ビツト変換テーブルは、原
イメージの正確性を失なわないような、６ビツト
から５ビツトへの変換の全ての組合わせを含む。
各６ビツト・グループはこのテーブルをアクセス
するためのアドレスとして用いられる。しかしな
がら、この方法はこれがこのテーブルのための比
較的広いメモリ・スペースを必要とするという欠
点を有している。上記ビツト変換テーブルを使用
することによるビツト変換は特開昭57−39671号
公報に示されている。
［発明の概要］
本発明は、可視イメージを表わす入力ビツト・
ストリームの長さ即ちビツト密度を減少するため
の装置をもくろむ。イメージは複数のペル即ち
PEL（画素）行を有する。各ペル行は上記装置に
直列的に供給される。この装置は、或る選択され
た縮小比を与えられ、そしてこの縮小比に従つて
入力ビツト・ストリームを複数個のビツト・グル
ープに区切るために、上記入力ビツト・ストリー
ムから消去されるべきデータ・ビツトの数を決定
する。ビツト・グループの数は、上記消去される
データ・ビツトの数に等しい。そして、１デー
タ・ビツトが各ビツト・グループから消去され
る。各ビツト・グループのビツトは、隣り合う２
ビツトが同じ２進値を有するか否かについて連続
的に調べられる。隣り合う２ビツトが同じ２進値
の有する時に第１出力信号を発生し、そして隣り
合う２ビツトが異なる２進値を有する時に第２の
出力信号を発生する検出回路が設けられている。
隣り合う２ビツトからのビツトの消去を制御する
ためにビツト・グループにおける第１出力信号の
発生に応答する回路配列が設けられている。
ストリームの長さ即ちビツト密度を減少するため
の装置をもくろむ。イメージは複数のペル即ち
PEL（画素）行を有する。各ペル行は上記装置に
直列的に供給される。この装置は、或る選択され
た縮小比を与えられ、そしてこの縮小比に従つて
入力ビツト・ストリームを複数個のビツト・グル
ープに区切るために、上記入力ビツト・ストリー
ムから消去されるべきデータ・ビツトの数を決定
する。ビツト・グループの数は、上記消去される
データ・ビツトの数に等しい。そして、１デー
タ・ビツトが各ビツト・グループから消去され
る。各ビツト・グループのビツトは、隣り合う２
ビツトが同じ２進値を有するか否かについて連続
的に調べられる。隣り合う２ビツトが同じ２進値
の有する時に第１出力信号を発生し、そして隣り
合う２ビツトが異なる２進値を有する時に第２の
出力信号を発生する検出回路が設けられている。
隣り合う２ビツトからのビツトの消去を制御する
ためにビツト・グループにおける第１出力信号の
発生に応答する回路配列が設けられている。
ビツト・グループからの１ビツトの消去は、こ
のビツト・グループに対するこれ以上の消去動作
を禁止する。
のビツト・グループに対するこれ以上の消去動作
を禁止する。
ビツト・グループの２ビツトずつを連続的に比
較する間に第１出力信号が発生されなければ、即
ち、ビツト・グループにおける２ビツトについて
の連続的な比較の全てがビツト遷移（即ち２ビツ
トの第１ビツトが一方の２進値を有しそして第２
ビツトが他方の２進値を有する）を示すならば、
このビツト・グループの最後で１ビツトが強制的
に消去される。
較する間に第１出力信号が発生されなければ、即
ち、ビツト・グループにおける２ビツトについて
の連続的な比較の全てがビツト遷移（即ち２ビツ
トの第１ビツトが一方の２進値を有しそして第２
ビツトが他方の２進値を有する）を示すならば、
このビツト・グループの最後で１ビツトが強制的
に消去される。
本発明に従う、可視イメージを表わす入力ビツ
ト列のビツト数を或る選択されたビツト数に減少
する方法は、 縮小比を表わす制御信号に応答して、上記入力
ビツト列から削除されるべきデータ・ビツトの数
を決定し、 上記入力ビツト列を、上記決定されたデータ・
ビツトの数に等しい数のビツト・グループに区切
り、 上記ビツト・グループ内の隣り合う２ビツトが
同じ値を有することを検出し、 上記検出に応答し、上記隣り合う２ビツトから
１ビツトを削除することを含む。
ト列のビツト数を或る選択されたビツト数に減少
する方法は、 縮小比を表わす制御信号に応答して、上記入力
ビツト列から削除されるべきデータ・ビツトの数
を決定し、 上記入力ビツト列を、上記決定されたデータ・
ビツトの数に等しい数のビツト・グループに区切
り、 上記ビツト・グループ内の隣り合う２ビツトが
同じ値を有することを検出し、 上記検出に応答し、上記隣り合う２ビツトから
１ビツトを削除することを含む。
これにより、従来変換比毎に縮小回路を設ける
ことの必要性をなくする。
ことの必要性をなくする。
本発明に従う、可視イメージを表わす入力ビツ
ト列を直列的に受けとり該入力ビツト列のビツト
数を或る選択されたビツト数に縮小する装置は、 上記入力ビツト列を直列的に受けとり該入力ビ
ツトのうち処理中の現ビツトを記憶する位置及び
該現ビツトと隣り合うビツトを記憶する位置を有
する記憶手段と、 該記憶手段から上記現ビツト及び隣り合うビツ
トを受けとり両ビツトが同じ値を有することを検
出して出力信号を発生する検出手段と、 縮小比を表わす制御信号に応答して、上記入力
ビツト列から削除されるべきデータ・ビツトの数
を決定し、上記入力ビツト列を上記数に等しい数
のビツト・グループに区切る区切り信号を発生す
る手段と、 上記区切信号及び上記検出手段の出力信号に応
答して上記削除を表わす第１指示信号若しくは上
記削除を表わさない第２指示信号を発生する手段
と、 上記記憶手段の上記現ビツトを記憶する位置か
ら上記現ビツトを受けとると共に上記発生手段か
ら上記現ビツトについての上記第１指示信号若し
くは第２指示信号を受けとり上記第１指示信号に
応答して上記現ビツトについての削除を行なう手
段とを備える。
ト列を直列的に受けとり該入力ビツト列のビツト
数を或る選択されたビツト数に縮小する装置は、 上記入力ビツト列を直列的に受けとり該入力ビ
ツトのうち処理中の現ビツトを記憶する位置及び
該現ビツトと隣り合うビツトを記憶する位置を有
する記憶手段と、 該記憶手段から上記現ビツト及び隣り合うビツ
トを受けとり両ビツトが同じ値を有することを検
出して出力信号を発生する検出手段と、 縮小比を表わす制御信号に応答して、上記入力
ビツト列から削除されるべきデータ・ビツトの数
を決定し、上記入力ビツト列を上記数に等しい数
のビツト・グループに区切る区切り信号を発生す
る手段と、 上記区切信号及び上記検出手段の出力信号に応
答して上記削除を表わす第１指示信号若しくは上
記削除を表わさない第２指示信号を発生する手段
と、 上記記憶手段の上記現ビツトを記憶する位置か
ら上記現ビツトを受けとると共に上記発生手段か
ら上記現ビツトについての上記第１指示信号若し
くは第２指示信号を受けとり上記第１指示信号に
応答して上記現ビツトについての削除を行なう手
段とを備える。
従来、入力ビツトの数に等しいステージを有す
るシフト・レジスタを設け、入力ビツトを一旦シ
フト・レジスタに記憶してから並列処理する縮小
方法が提案されたが、この方法はシフト・レジス
タのステージ及び縮小を制御するためのハード・
ウエアを入力ビツトの数だけ設けなければならず
ハード・ウエアが大型化する。本発明はこのよう
な大型のハード・ウエアを必要とせずに縮小を行
なうことができる。
るシフト・レジスタを設け、入力ビツトを一旦シ
フト・レジスタに記憶してから並列処理する縮小
方法が提案されたが、この方法はシフト・レジス
タのステージ及び縮小を制御するためのハード・
ウエアを入力ビツトの数だけ設けなければならず
ハード・ウエアが大型化する。本発明はこのよう
な大型のハード・ウエアを必要とせずに縮小を行
なうことができる。
［実施例の詳細な説明］
第１図を参照するに、直列入力−並列出力シフ
ト・レジスタ１は２つのステージQA及びQBを有
する。第２図のＡの如き入力ビツト・ストリーム
は入力線２を介してシフト・レジスタ１に直列的
に印加されるとする。ｆサイクルのクロツク信号
が入力線３を介してシフト・レジスタ１に印加さ
れる。シフト・レジスタ１の出力線４及び５は排
他的オアーインバータ回路６に接続され、そして
これの出力７はアンド回路８の１つの入力に接続
される。シフト・レジスタ１の出力は又出力回路
９の１つの入力に接続されている。ｆクロツク信
号は又６ビツト・レート・マルチプライア１０に
印加される。この６ビツト・レート・マルチプラ
イアは、制御入力端子Ａ乃至Ｆを有し、そしてこ
れの出力線１１に出力信号を発生する。この６ビ
ツト・レート・マルチプライア１０の動作は後に
説明する。出力線１１は、セツト・リセツト・フ
リツプ・フロツプ１２のセツト端子及びアンド回
路１３の１つの入力に接続される。フリツプ・フ
ロツプ１２の出力１２Ａは、各アンド回路８及び
１３の他方の入力に接続される。アンド回路８及
び１３の出力はオア回路１４に接続される。アン
ド回路８の出力は又フリツプフロツプ１２のリセ
ツト端子に接続されている。フリツプフロツプ１
２のクロツク入力はｆクロツク線３へ接続され、
又このクロツク線は出力回路９へ接続されてい
る。オア回路１４の出力１５は、アンド回路１６
の一入力に接続されている。アンド回路は他の入
力１８を有する。アンド回路１６の出力２０は出
力回路９へ接続されている。
ト・レジスタ１は２つのステージQA及びQBを有
する。第２図のＡの如き入力ビツト・ストリーム
は入力線２を介してシフト・レジスタ１に直列的
に印加されるとする。ｆサイクルのクロツク信号
が入力線３を介してシフト・レジスタ１に印加さ
れる。シフト・レジスタ１の出力線４及び５は排
他的オアーインバータ回路６に接続され、そして
これの出力７はアンド回路８の１つの入力に接続
される。シフト・レジスタ１の出力は又出力回路
９の１つの入力に接続されている。ｆクロツク信
号は又６ビツト・レート・マルチプライア１０に
印加される。この６ビツト・レート・マルチプラ
イアは、制御入力端子Ａ乃至Ｆを有し、そしてこ
れの出力線１１に出力信号を発生する。この６ビ
ツト・レート・マルチプライア１０の動作は後に
説明する。出力線１１は、セツト・リセツト・フ
リツプ・フロツプ１２のセツト端子及びアンド回
路１３の１つの入力に接続される。フリツプ・フ
ロツプ１２の出力１２Ａは、各アンド回路８及び
１３の他方の入力に接続される。アンド回路８及
び１３の出力はオア回路１４に接続される。アン
ド回路８の出力は又フリツプフロツプ１２のリセ
ツト端子に接続されている。フリツプフロツプ１
２のクロツク入力はｆクロツク線３へ接続され、
又このクロツク線は出力回路９へ接続されてい
る。オア回路１４の出力１５は、アンド回路１６
の一入力に接続されている。アンド回路は他の入
力１８を有する。アンド回路１６の出力２０は出
力回路９へ接続されている。
第１図、第２図及び第３図を参照して、第１図
に示す装置の動作を説明する。
に示す装置の動作を説明する。
６ビツト・レート・マルチプライア１０は、印
加される制御信号Ａ乃至Ｆに応答して、64ビツト
の入力データ・ビツト・ストリームから消去すべ
きデータ・ビツトの数を決定し、そして出力線１
１上にタイミング制御パルス列を発生する。６ビ
ツト・レート・マルチプライア１０への制御信号
はテーブル２４により発生される。このテーブル
は、例えばB4→A4、A3→A4、A3→B4、240→
203等の種々な縮小率の１つに応答する。第３図
から明らかな如く、６ビツト・レート、マルチプ
ライア１０からのタイミング制御パルス・トレイ
ンは、入力データ・ビツト列を複数のビツト・グ
ループに区切り、そしてこのグループの数は消去
されるビツトの数に等しい。例えば、タイミング
制御パルス・トレインのパターンは、64ビツト当
りの消去されるビツトの数を示す。
加される制御信号Ａ乃至Ｆに応答して、64ビツト
の入力データ・ビツト・ストリームから消去すべ
きデータ・ビツトの数を決定し、そして出力線１
１上にタイミング制御パルス列を発生する。６ビ
ツト・レート・マルチプライア１０への制御信号
はテーブル２４により発生される。このテーブル
は、例えばB4→A4、A3→A4、A3→B4、240→
203等の種々な縮小率の１つに応答する。第３図
から明らかな如く、６ビツト・レート、マルチプ
ライア１０からのタイミング制御パルス・トレイ
ンは、入力データ・ビツト列を複数のビツト・グ
ループに区切り、そしてこのグループの数は消去
されるビツトの数に等しい。例えば、タイミング
制御パルス・トレインのパターンは、64ビツト当
りの消去されるビツトの数を示す。
Ｆ乃至Ａに印加される入力パターン001100によ
り縮小比52/64が指定され、そして第２図に示さ
れる如き入力データ・ビツト列が入力線２に印加
されるとする。この比52/64は、次に示す如く、
B4サイズからＡサイズへの縮小に近似する。
り縮小比52/64が指定され、そして第２図に示さ
れる如き入力データ・ビツト列が入力線２に印加
されるとする。この比52/64は、次に示す如く、
B4サイズからＡサイズへの縮小に近似する。
52／64＝１／２＋１／４＋１／16＝0.5＋0.25
＋0.0625＝0.8125≒0.81712＝A4／B4 第１図に示すように、種々な入力パターンが
種々な縮小比を指定する。比52/64は、64ビツト
から12ビツトが消去されねばならないこと、即ち
各16入力ビツトから３ビツトが消去されねばなら
ないことを示す。
＋0.0625＝0.8125≒0.81712＝A4／B4 第１図に示すように、種々な入力パターンが
種々な縮小比を指定する。比52/64は、64ビツト
から12ビツトが消去されねばならないこと、即ち
各16入力ビツトから３ビツトが消去されねばなら
ないことを示す。
６ビツト・レート・マルチプライア１０のタイ
ミング制御パルス列は16ビツトを３つのグループ
に区切る。
ミング制御パルス列は16ビツトを３つのグループ
に区切る。
シフト・レジスタ１及び排他的オアーインバー
タ回路６は、ビツト・グループ内の隣り合う２ビ
ツトが同じ２進値を有するか否かを調べる。更に
詳細にいうと、入力データ・ビツト列はステージ
QA及びQBに直列に印加される。ステージQAは現
時点のデータ・ビツトを記憶し、一方ステージ
QBは古いデータ・ビツトを記憶する。両デー
タ・ビツトは排他的オアーインバータ回路６に印
加され、そしてこの回路は、第３図に示す如く、
両データ・ビツトが等しい毎に上昇レベルの出力
信号を発生し、そして両データ・ビツトが異なる
２進値を有する毎に降下レベルの出力信号を発生
する。この例では、排他的オアーインバータ回路
６は、期間T0〜T1，T3〜T4，T7〜T8等に上昇
レベルの信号を発生する。
タ回路６は、ビツト・グループ内の隣り合う２ビ
ツトが同じ２進値を有するか否かを調べる。更に
詳細にいうと、入力データ・ビツト列はステージ
QA及びQBに直列に印加される。ステージQAは現
時点のデータ・ビツトを記憶し、一方ステージ
QBは古いデータ・ビツトを記憶する。両デー
タ・ビツトは排他的オアーインバータ回路６に印
加され、そしてこの回路は、第３図に示す如く、
両データ・ビツトが等しい毎に上昇レベルの出力
信号を発生し、そして両データ・ビツトが異なる
２進値を有する毎に降下レベルの出力信号を発生
する。この例では、排他的オアーインバータ回路
６は、期間T0〜T1，T3〜T4，T7〜T8等に上昇
レベルの信号を発生する。
フリツプ・フロツプ１２は、タイミング制御パ
ルスの後縁即ち負に向う縁部によりセツトされ、
出力１２Ａに上昇レベルの信号を発生する。
ルスの後縁即ち負に向う縁部によりセツトされ、
出力１２Ａに上昇レベルの信号を発生する。
説明中の実施例では、フリツプ・フロツプ１２
は、期間T4，T8，T12及びT20の開始時にセツト
される。６ビツト・レート・マルチプライア１０
及びフリツプ・フロツプ１２は、前記与えられた
縮小比に応答して、入力ビツト列から消去すべき
データ・ビツトの数を決定し、入力ビツト列を複
数のビツト・グループに区切る。フリツプ・フロ
ツプ１２のセツト状態は、隣り合う両データビツ
トが等しくなる毎の縮小動作を許容する。フリツ
プ・フロツプ１２は、アンド回路８からの上昇レ
ベルの信号によりリセツトされる。この上昇レベ
ルの信号は、縮小動作を条件づけるゲート信号で
ある。
は、期間T4，T8，T12及びT20の開始時にセツト
される。６ビツト・レート・マルチプライア１０
及びフリツプ・フロツプ１２は、前記与えられた
縮小比に応答して、入力ビツト列から消去すべき
データ・ビツトの数を決定し、入力ビツト列を複
数のビツト・グループに区切る。フリツプ・フロ
ツプ１２のセツト状態は、隣り合う両データビツ
トが等しくなる毎の縮小動作を許容する。フリツ
プ・フロツプ１２は、アンド回路８からの上昇レ
ベルの信号によりリセツトされる。この上昇レベ
ルの信号は、縮小動作を条件づけるゲート信号で
ある。
上述の如く、アンド回路８は、排他的オアーイ
ンバータ回路６及びフリツプ・フロツプ１２の出
力により制御される。アンド回路８は、両入力が
上昇レベルの時に付勢される。このことは、フリ
ツプ・フロツプ１２の出力に上昇レベルが生じた
後に、線７に上昇レベルの信号が最初に生じる時
に満足される。このアンド回路８の付勢は、第３
図の期間T4，T8及びT14において示されている。
アンド回路８の上昇レベルの信号はアンド回路１
６を条件づけ、そしてこのビツト・グループにお
いてアンド回路８が更に付勢されるのを禁止する
ためにフリツプ・フロツプ１２をリセツトする。
アンド回路１６の入力１８には、縮小信号が選択
的に印加される。この縮小信号は、原イメージの
縮小が所望される時に印加される。
ンバータ回路６及びフリツプ・フロツプ１２の出
力により制御される。アンド回路８は、両入力が
上昇レベルの時に付勢される。このことは、フリ
ツプ・フロツプ１２の出力に上昇レベルが生じた
後に、線７に上昇レベルの信号が最初に生じる時
に満足される。このアンド回路８の付勢は、第３
図の期間T4，T8及びT14において示されている。
アンド回路８の上昇レベルの信号はアンド回路１
６を条件づけ、そしてこのビツト・グループにお
いてアンド回路８が更に付勢されるのを禁止する
ためにフリツプ・フロツプ１２をリセツトする。
アンド回路１６の入力１８には、縮小信号が選択
的に印加される。この縮小信号は、原イメージの
縮小が所望される時に印加される。
縮小の場合には、縮小信号が上昇レベルとな
り、これによりアンド回路１６が付勢され、出力
回路９を条件づける。この回路は期間T4，T8，
T14及びT23の間ビツト信号を消去即ち削除する。
り、これによりアンド回路１６が付勢され、出力
回路９を条件づける。この回路は期間T4，T8，
T14及びT23の間ビツト信号を消去即ち削除する。
或るビツト・グループの隣り合う２ビツトの全
ての組合わせが異なる値を有する場合には、６ビ
ツト・レート・マルチプライア１０から次の上昇
レベルの信号の発生時に１ビツトが強制的に消去
即ち消除される。このようなビツト・グループの
例は第２図の入力データ・ビツト列Ａのビツト位
置18乃至23により示され、ここで隣り合う２ビツ
トの全ての組合わせは異なる値を有し、従つて排
他的オアーインバータ回路６はこれを出力線７に
上昇レベルの信号を発生せず、そしてアンド回路
８は付勢されない。１ビツトを強制的に消去する
ために、アンド回路１３は期間２３の開始時にフ
リツプ・フロツプ１２の上昇レベル信号及び出力
線１１の上昇レベル信号により付勢される。フリ
ツプ・フロツプ１２はこれがアンド回路８により
リセツトされていないので、その出力線１２Ａに
上昇レベルの信号を維持していることに注目され
たい。アンド回路１３からの上昇レベル信号はオ
ア回路１４を介してアンド回路１６に印加され
る。
ての組合わせが異なる値を有する場合には、６ビ
ツト・レート・マルチプライア１０から次の上昇
レベルの信号の発生時に１ビツトが強制的に消去
即ち消除される。このようなビツト・グループの
例は第２図の入力データ・ビツト列Ａのビツト位
置18乃至23により示され、ここで隣り合う２ビツ
トの全ての組合わせは異なる値を有し、従つて排
他的オアーインバータ回路６はこれを出力線７に
上昇レベルの信号を発生せず、そしてアンド回路
８は付勢されない。１ビツトを強制的に消去する
ために、アンド回路１３は期間２３の開始時にフ
リツプ・フロツプ１２の上昇レベル信号及び出力
線１１の上昇レベル信号により付勢される。フリ
ツプ・フロツプ１２はこれがアンド回路８により
リセツトされていないので、その出力線１２Ａに
上昇レベルの信号を維持していることに注目され
たい。アンド回路１３からの上昇レベル信号はオ
ア回路１４を介してアンド回路１６に印加され
る。
出力回路９はゲート回路２５及び直並列変換−
シフト・レジスタ２６を有する。ゲート回路２５
の詳細は第４図に示されている。ゲート回路２５
は、インバータ回路４１及び４２を有し、出力線
２０の消去即ち削除信号及び出力線２１び遅延信
号に応答してｆクロツク信号及び2fクロツク信号
を選択的にゲートする（第５図参照）。縮小モー
ドでは、アンド回路４３は、消去信号が線２０に
発生される毎に滅勢され、これによりこの期間の
間ｆクロツク信号は禁止される。出力線２３上の
クロツク列は、直並列変換−シフト・レジスタと
して示されているブロツク２６においてサンプル
信号若しくはシフト信号として用いられる。上記
期間の間のデータ・ビツトはゲートされず、従つ
て入力データのビツトの数が減少される。
シフト・レジスタ２６を有する。ゲート回路２５
の詳細は第４図に示されている。ゲート回路２５
は、インバータ回路４１及び４２を有し、出力線
２０の消去即ち削除信号及び出力線２１び遅延信
号に応答してｆクロツク信号及び2fクロツク信号
を選択的にゲートする（第５図参照）。縮小モー
ドでは、アンド回路４３は、消去信号が線２０に
発生される毎に滅勢され、これによりこの期間の
間ｆクロツク信号は禁止される。出力線２３上の
クロツク列は、直並列変換−シフト・レジスタと
して示されているブロツク２６においてサンプル
信号若しくはシフト信号として用いられる。上記
期間の間のデータ・ビツトはゲートされず、従つ
て入力データのビツトの数が減少される。
アンド回路８，１３及び１６、オア回路１４及
び出力回路９を含む回路は、排他的オアーインバ
ータ回路６及びフリツプ・フロツプ１２の出力信
号に応答して、２つの隣り合うビツトから１つの
ビツトを消去即ち削除する。
び出力回路９を含む回路は、排他的オアーインバ
ータ回路６及びフリツプ・フロツプ１２の出力信
号に応答して、２つの隣り合うビツトから１つの
ビツトを消去即ち削除する。
第２図は、本発明に従つて縮小された出力ビツ
ト・パターンＣと従来の周期的にビツトを削除す
ることによる出力ビツト列Ｂとの比較を示す。
B4サイズ・イメージからA4サイズ・イメージへ
の縮小が示されている。ビツト列Ｂは、5/6の縮
小比に従つて入力ビツトを６ビツト毎に周期的に
削除即ち消去することにより得られる。位置４及
び５の間のビツト遷移“１→０”、位置５及び６
の間のビツト遷移“０→１”、位置１０及び１１
の間のビツト遷移“０→１”、位置11及び12の間
のビツト遷移“１→０”、位置16及び17の間のビ
ツト遷移“０→１”、及び位置17及び18の間のビ
ツト遷移“１→０”が、従来技術の出力ビツト列
Ｂには含まれていないことが明らかである。
ト・パターンＣと従来の周期的にビツトを削除す
ることによる出力ビツト列Ｂとの比較を示す。
B4サイズ・イメージからA4サイズ・イメージへ
の縮小が示されている。ビツト列Ｂは、5/6の縮
小比に従つて入力ビツトを６ビツト毎に周期的に
削除即ち消去することにより得られる。位置４及
び５の間のビツト遷移“１→０”、位置５及び６
の間のビツト遷移“０→１”、位置１０及び１１
の間のビツト遷移“０→１”、位置11及び12の間
のビツト遷移“１→０”、位置16及び17の間のビ
ツト遷移“０→１”、及び位置17及び18の間のビ
ツト遷移“１→０”が、従来技術の出力ビツト列
Ｂには含まれていないことが明らかである。
本発明により縮小された出力ビツト列Ｃにおい
ては、上記ビツト列Ｂで失なわれた全てのビツト
遷移が維持されており、従つてビツト列Ｂと比較
してイメージ品質は著しく改善されている。出力
ビツト列はデータ処理ホスト装置の如き装置によ
り処理されるので、上記元のビツト遷移が出力ビ
ツト列において維持されることが特に望ましい。
ては、上記ビツト列Ｂで失なわれた全てのビツト
遷移が維持されており、従つてビツト列Ｂと比較
してイメージ品質は著しく改善されている。出力
ビツト列はデータ処理ホスト装置の如き装置によ
り処理されるので、上記元のビツト遷移が出力ビ
ツト列において維持されることが特に望ましい。
上記の説明は、行方向におけるイメージの縮小
に関するものである。列方向におけるイメージの
縮小は、第１図の回路により行方向が処理済のイ
メージをメモリに貯蔵し、この貯蔵されたイメー
ジの列方向のデータ・ビツトを入力データ列とし
てシフト・レジスタ１の入力線２に印加し、そし
て上述と同じ様にイメージの全ての列を処理する
ことにより行なわれることができる。
に関するものである。列方向におけるイメージの
縮小は、第１図の回路により行方向が処理済のイ
メージをメモリに貯蔵し、この貯蔵されたイメー
ジの列方向のデータ・ビツトを入力データ列とし
てシフト・レジスタ１の入力線２に印加し、そし
て上述と同じ様にイメージの全ての列を処理する
ことにより行なわれることができる。
第１図は本発明に従う入力ビツト列のビツト数
を減少するための回路のブロツク図、第２図は本
発明に従つて縮小されたイメージと従来技法によ
り縮小されたイメージとの比較を示す図、第３図
は第１図のブロツク図の種々な回路節点における
波形を示す図、第４図は出力回路のゲート回路の
回路図、第５図は縮小モードにおけるゲート回路
の入力及び出力波形を示す図である。 １……シフト・レジスタ、６……排他的オア回
路、８，１３，１６……アンド回路、１０……６
ビツト・レート、マルチプライア、１２……フリ
ツプフロツプ、１４……オア回路、９……出力回
路。
を減少するための回路のブロツク図、第２図は本
発明に従つて縮小されたイメージと従来技法によ
り縮小されたイメージとの比較を示す図、第３図
は第１図のブロツク図の種々な回路節点における
波形を示す図、第４図は出力回路のゲート回路の
回路図、第５図は縮小モードにおけるゲート回路
の入力及び出力波形を示す図である。 １……シフト・レジスタ、６……排他的オア回
路、８，１３，１６……アンド回路、１０……６
ビツト・レート、マルチプライア、１２……フリ
ツプフロツプ、１４……オア回路、９……出力回
路。
Claims (1)
- 【特許請求の範囲】 １ 可視イメージを表わす入力ビツト列のビツト
数を或る選択されたビツト数に減少する方法にお
いて、 縮小比を表わす制御信号に応答して、上記入力
ビツト列から削除されるべきデータ・ビツトの数
を決定し、 上記入力ビツト列を、上記決定されたデータ・
ビツトの数に等しい数のビツト・グループに区切
り、 上記ビツト・グループ内の隣り合う２ビツトが
同じ値を有することを検出し、 上記検出に応答し、上記隣り合う２ビツトから
１ビツトを削除することを含む上記イメージのビ
ツト数を減少する方法。 ２ 可視イメージを表わす入力ビツト列を直列的
に受けとり該入力ビツト列のビツト数を或る選択
されたビツト数に減少する装置において、 上記入力ビツト列を直列的に受けとり該入力ビ
ツトのうち処理中の現ビツトを記憶する位置及び
該現ビツトと隣り合うビツトを記憶する位置を有
する記憶手段と、 該記憶手段から上記現ビツト及び隣り合うビツ
トを受けとり両ビツトが同じ値を有することを検
出して出力信号を発生する検出手段と、 縮小比を表わす制御信号に応答して、上記入力
ビツト列から削除されるべきデータ・ビツトの数
を決定し、上記入力ビツト列を上記数に等しい数
のビツト・グループに区切る区切り信号を発生す
る手段と、 上記区切信号及び上記検出手段の出力信号に応
答して上記削除を表わす第１指示信号若しくは上
記削除を表わさない第２指示信号を発生する手段
と、 上記記憶手段の上記現ビツトを記憶する位置か
ら上記現ビツトを受けとると共に上記発生手段か
ら上記現ビツトについての上記第１指示信号若し
くは第２指示信号を受けとり上記第１指示信号に
応答して上記現ビツトについての削除を行なう手
段とを備える上記減少装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154228A JPS6055767A (ja) | 1983-08-25 | 1983-08-25 | イメージのビット数を減少する方法及び装置 |
| US06/621,824 US4598283A (en) | 1983-08-25 | 1984-06-18 | Method for converting the number of bits of input bit stream |
| CA000460688A CA1223334A (en) | 1983-08-25 | 1984-08-09 | Method for converting the number of bits of input bit stream |
| EP84109527A EP0137208B1 (de) | 1983-08-25 | 1984-08-10 | Verfahren zur Umwandlung eines Eingangsbitstromes |
| DE8484109527T DE3484637D1 (de) | 1983-08-25 | 1984-08-10 | Verfahren zur umwandlung eines eingangsbitstromes. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154228A JPS6055767A (ja) | 1983-08-25 | 1983-08-25 | イメージのビット数を減少する方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055767A JPS6055767A (ja) | 1985-04-01 |
| JPH0328874B2 true JPH0328874B2 (ja) | 1991-04-22 |
Family
ID=15579649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154228A Granted JPS6055767A (ja) | 1983-08-25 | 1983-08-25 | イメージのビット数を減少する方法及び装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4598283A (ja) |
| EP (1) | EP0137208B1 (ja) |
| JP (1) | JPS6055767A (ja) |
| CA (1) | CA1223334A (ja) |
| DE (1) | DE3484637D1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3486126T2 (de) * | 1983-09-29 | 1993-11-04 | Matsushita Electric Ind Co Ltd | Expansions- und/oder ziehungsverfahren und -geraet fuer bilddaten. |
| JPS60149471A (ja) * | 1984-01-17 | 1985-08-06 | Tokyo Electric Co Ltd | ドツトプリンタにおけるダブルハイト文字印字方法 |
| JPS6172327A (ja) * | 1984-09-17 | 1986-04-14 | Casio Comput Co Ltd | 画像メモリのアドレス分配方式 |
| JPS61118791A (ja) * | 1984-11-15 | 1986-06-06 | 株式会社東芝 | フオント圧縮装置 |
| JPS62247672A (ja) * | 1985-11-27 | 1987-10-28 | Sharp Corp | 任意倍率での画像の拡大縮小方法 |
| JPH0810462B2 (ja) * | 1986-05-08 | 1996-01-31 | 日本電気株式会社 | 画像処理装置 |
| JP2692797B2 (ja) * | 1986-09-02 | 1997-12-17 | キヤノン株式会社 | 画像処理装置 |
| US4812376A (en) * | 1987-10-15 | 1989-03-14 | Wilson Greatbatch Ltd. | Anode coating for lithium cell |
| JPH02134687A (ja) * | 1988-11-15 | 1990-05-23 | Sharp Corp | 表示制御装置 |
| US5162788A (en) * | 1989-06-16 | 1992-11-10 | Apple Computer, Inc. | Chunky planar data packing apparatus and method for a video memory |
| US5140648A (en) * | 1989-12-28 | 1992-08-18 | Eastman Kodak Company | Scaler gate array for scaling image data |
| DE59107510D1 (de) * | 1990-12-04 | 1996-04-11 | Siemens Ag | Verfahren zum Umsetzen von Bilddaten für Faksimiledruckwerke mit unterschiedlichen Auflösungen |
| GB9114177D0 (en) * | 1991-07-01 | 1991-08-21 | Marconi Instruments Ltd | Methods of reducing the size of a display whilst substantially maintaining its information content |
| EP0529965A3 (en) * | 1991-08-23 | 1993-12-08 | Levien Raphael L | High speed screening of images |
| US5359432A (en) * | 1991-11-25 | 1994-10-25 | Lexmark International, Inc. | Printer page composition with color and text |
| JP2620576B2 (ja) * | 1993-04-15 | 1997-06-18 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ユーザが要求したフォントに従ってグラフィカル・ユーザ・インターフェースを調節する方法及びシステム |
| US5459484A (en) * | 1994-04-29 | 1995-10-17 | Proxima Corporation | Display control system and method of using same |
| CA2148177A1 (en) * | 1994-05-16 | 1995-11-17 | Kent E. Biggs | Method and apparatus for stretching bitmaps to non-integer multiples |
| US5706369A (en) * | 1995-05-31 | 1998-01-06 | Rockwell International Corporation | Base-n resolution converter |
| US5838838A (en) * | 1996-07-19 | 1998-11-17 | Hewlett-Packard Company | Down-scaling technique for bi-level images |
| US6181357B1 (en) | 1998-02-17 | 2001-01-30 | International Business Machines Corporation | Method and system for the modification of the timing of a plurality of PEL clocks in an electrophotographic device |
| AU2002351906A1 (en) * | 2001-12-04 | 2003-06-17 | Creo Inc. | System and method for scaling an image |
| KR101394843B1 (ko) * | 2010-05-10 | 2014-05-13 | 어드밴테스트 (싱가포르) 피티이. 엘티디. | 비트 스트림 내의 에지에 선행하는 연속 동일 비트들의 수를 판정하기 위한 장치 및 반복 비트 시퀀스를 재구성하기 위한 장치 |
| CN103154755B (zh) | 2010-08-12 | 2015-04-01 | 爱德万测试(新加坡)私人有限公司 | 用于生成参考扫描链测试数据的测试装置、测试系统和方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS526419A (en) * | 1975-07-07 | 1977-01-18 | Fuji Xerox Co Ltd | Dot matrix convertor |
| US4107662A (en) * | 1976-02-17 | 1978-08-15 | Hitachi, Ltd. | Character generator for visual display devices |
| US4071855A (en) * | 1976-03-03 | 1978-01-31 | Xerox Corporation | Encoder and decoder for bandwidth compression |
| JPS5449029A (en) * | 1977-09-27 | 1979-04-18 | Nippon Telegr & Teleph Corp <Ntt> | Reducing method for character pattern |
| DE2814383C3 (de) * | 1978-04-04 | 1981-03-26 | Voest-Alpine Ag, Linz | Vorrichtung zum gerichteten Ablegen von einzeln angeförderten biegeweichen Folien o. dgl. |
| GB2038142B (en) * | 1978-12-15 | 1982-11-24 | Ibm | Image data compression |
| US4394693A (en) * | 1979-03-23 | 1983-07-19 | International Business Machines Corporation | System and method for generating enlarged or reduced images |
| US4366508A (en) * | 1980-03-07 | 1982-12-28 | Xerox Corporation | Image magnification and demagnification system |
| US4367533A (en) * | 1980-08-25 | 1983-01-04 | Xerox Corporation | Image bit structuring apparatus and method |
| DE3036711C2 (de) * | 1980-09-29 | 1985-08-01 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Verkleinern von grafischen Mustern |
| GB2096866B (en) * | 1981-04-10 | 1985-02-20 | Philips Electronic Associated | Improvements relating to character display |
| US4412252A (en) * | 1981-06-01 | 1983-10-25 | Ncr Corporation | Image reduction system |
| SE431037B (sv) * | 1982-06-23 | 1983-12-27 | Ericsson Telefon Ab L M | Sett for forminskning av tecken vid presentation pa en bildskerm samt anordning for genomforande av settet |
| JPS60100176A (ja) * | 1983-11-05 | 1985-06-04 | 株式会社リコー | 文字フオント縮小方式 |
| US4569081A (en) * | 1983-12-30 | 1986-02-04 | International Business Machines Corporation | Method for expansion of a digital image |
-
1983
- 1983-08-25 JP JP58154228A patent/JPS6055767A/ja active Granted
-
1984
- 1984-06-18 US US06/621,824 patent/US4598283A/en not_active Expired - Fee Related
- 1984-08-09 CA CA000460688A patent/CA1223334A/en not_active Expired
- 1984-08-10 EP EP84109527A patent/EP0137208B1/de not_active Expired - Lifetime
- 1984-08-10 DE DE8484109527T patent/DE3484637D1/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6055767A (ja) | 1985-04-01 |
| EP0137208A3 (en) | 1987-05-06 |
| CA1223334A (en) | 1987-06-23 |
| US4598283A (en) | 1986-07-01 |
| DE3484637D1 (de) | 1991-07-04 |
| EP0137208B1 (de) | 1991-05-29 |
| EP0137208A2 (de) | 1985-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0328874B2 (ja) | ||
| US4589020A (en) | TV video data input apparatus | |
| US5568597A (en) | Adapting image data resolution to match resolution of an output device | |
| JPS6367218B2 (ja) | ||
| JP3243140B2 (ja) | データ変換方式 | |
| JPH06253134A (ja) | 画像処理装置 | |
| US6885681B2 (en) | Bit rate converter with controlled stuffing rate | |
| JPS594706B2 (ja) | 印字パタ−ン発生装置 | |
| JP2875434B2 (ja) | 網点信号発生装置 | |
| JPH04363626A (ja) | 感熱記録計 | |
| JP2001309174A (ja) | 画像処理装置および方法 | |
| JP3390025B2 (ja) | 画像処理装置 | |
| SU1495788A1 (ru) | Генератор случайных чисел | |
| SU1244656A1 (ru) | Устройство дл вывода информации | |
| SU1104578A1 (ru) | Устройство дл формировани символов | |
| JPS607578A (ja) | 画像信号処理装置 | |
| JPS6132867B2 (ja) | ||
| JPS5840749B2 (ja) | パタ−ン発生装置 | |
| JPH05138935A (ja) | 印字データの並べ替え装置 | |
| JPS59218544A (ja) | Ｘ−ｙレコ−ダ | |
| JPH0439264B2 (ja) | ||
| JPH0751366B2 (ja) | 出力制御方法 | |
| JPH01101596A (ja) | 電子楽器 | |
| JPS61199958A (ja) | 印刷装置 | |
| JPH07203204A (ja) | 網点発生方法および装置 |