JPH0328985A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロコンピュータに係り、特に制御用の端
子数を減少させた少量多品種生産に適し［従来の技術］ 従来のマイクロコンピュータでは、アドレス信号やデー
タ信号はアドレスバスやデータパスを介して、並列に入
出力されており、多数の端子を必要としていた。例えば
、アドレスバスとトデータバスとが分離されている典型
的な８ビットのマイクロコンピュータでは、アドレスバ
ス用に１６本、データパス用に８本の合計２４本の端子
を必要としていた。

尚、アドレスバスやデータパスの端子を減少させる方法
としてロム内蔵の１チップマイクロコンピュータを使用
する方法も考えられるが、ロムの内容が、固定されてい
るので、プログラムをダイナミックに変更できないうえ
、マスクロム型の１チップマイクロコンピュータではロ
ムの内容を生産段階で決定するので大量生産向きてあり
、少量多品種の用途には不向きである。

〔発明が解決しようとする問題点〕

上述した従来のマイクロコンピュータは、アドレスバス
やデータパスが並列に入出力動作を行うため、端子数が
多くなるという欠点があり、一方、シングルチップマイ
クロコンピュータではロムの内蔵により端子数を減少で
きるものの、シングルチップマイクロコンピュータはロ
ムの内容が固定されているので、プログラムをダイナミ
ックに変更できず、少量多種生産に適さないという欠点
がある。

［発明の従来技術に対する相違点コ 上述した従来のマイクロコンピュータに対し、本発明は
アドレスの出力および命令やデータの入出力をそれぞれ
１本の端子により、シリアルに行うという相違点を有す
る． を直列に入出力するデータ端子と、上記アドレス信号を
格納するアドレスレジスタと、上記命令およびデータを
表す信号を格納するデータレジスタとを有するマイクロ
コンピュータにおいて、上記アドレス端子と上記アドレ
スレジスタとの間およびデータ端子とデータレジスタと
の間に直列一並列変換レジスタをそれぞれ介在させたこ
とである。

［発明の作用］ 上記構成に係るマイクロコンピュータは外部から直列に
供給されるアドレス信号およびデータ信号を端子で受け
、その後、これらのデータを直列から並列に変換して使
用する。従って、端子数は並列にデータを受ける場合に
比べ減少でき、また、内蔵ロムではなく、外部メモリに
命令等を保持できるので、命令等の変更を容易にできる
。

［問題点を解決するための手段］　　　　　　　　　　
［実施例］本発明の要旨は、アドレス信号を直列に出力
す　　　第１図は本発明の一実施例のブロック図である
。

るアドレス端子と、命令およびデータを表す信号　　ア
ドレス信号は１本の出力端子１、データ信号は１本の人
出力端子２、リードライト信号は１本の出力端子３を介
して入出力され、便宜上データ信号が人力方向にあると
きには、高レベルを、データ信号が出力方向にあるとき
低レベルを出力するものとする。プログラムカウンタ４
は次にアクセスするプログラム命令の７ドレスを格納し
ており、８ビットのカウンタで構成されている。シフト
レジスタ５はプログラムカウンタ４の値をパラレルから
シリアルに変換するための変換レジスタであり、同様に
８ビットのシフトレジスタで構成されている。シフトレ
ジスタ６は、入出力端子２から人力されたシリアルのデ
ータ信号をパラレルに変換するために使用され、更に出
力すべきデータ信号をパラレルからシリアルに変換する
ための８ビットのシフトレジスタである。命令レジスタ
は、外部から入力されたプログラム命令を一時的に格納
するための８ビットのレジスタであり、命令デコーダ８
はプログラム命令を解読する回路である。

制御回路９はプログラム命令に応じた種々の制御信号１
０行を形成する。クロック発振回路１ｌは、マイクロコ
ンピュータが正常に動作するために必要なタイミング信
号ｌ２を発生させる。

次に動作について詳細に説明する。第２図は表１のプロ
グラムを実行したときのタイミングチャートの一例であ
る。

表１ 上記のプログラムはＯ番地に格納されているプログラム
命令ＪＭＰＩＯＨ（ＨはＨＥＸＡ　　ＤＡＴＡであるこ
とを表す）にフェッチし、その実行によりＩＯＨ番地に
分岐する。１０８番地には、プログラム命令ＭＯＶ　　
Ａ，Ｂが格納されており、この命令はＢレジスタの内容
をＡレジスタに転送することを意味する． 現在、プログラムカウンタ４にはＯが格納されており、
タイミング信号１２の１クロックによりその内容はシフ
トレジスタ５に転送される．タイミング信号ｌ２の１ク
ロツク毎にシフトレジスタ５からはＭＳＢを先頭にして
ｌビットずつアドレス信号が出力端子１に出力される。

すなわち８個のクロック信号により“ＯＯ”が出力され
る。“００゜′が出力されると、Ｏ番地の内容である′
゛５４″が人出力端子のからデータ信号として１クロッ
ク毎に１ビットずつＭＳＢを先頭にして入力される。８
個のクロックにより“５４”はシフトレジスタ６に格納
され、さらに命令レジスタ７に転送されて命令デコーダ
８により命令の解釈が行われる。その結果゛５４″とい
うコードは分岐命令であり１バイトのアドレスを示すオ
ペランドを有すると解釈され、オペランドである“１０
”が人出力端子２からデータ信号として１ビットずつ入
力される．８ビット分のクロックにより“１０”がシフ
トレジスタ６に格納されると、”１０”はアドレスを意
味することはすでに解釈されているので、　”１０”は
シフトレジスタ６からシフトレジスタ５に転送ざれる。

さらにシフトレジスタ５から１ビットずつアドレス信号
として出力端子に出力ざれる．８個のクロックにより”
１０”が出力されると、１０番地の命令コード゛３８′
゛が人出力端子２からデータ信号として１ビットずつ人
力される．以上説明した手順は第２図にＭＯＶＡ，　　
Ｂの機械詔“３８”がシフトレジスタ６に人力されるま
でのタイミングチャートとして示されている． 尚、第１図の実施例ではデータ信号用の入出力端子２は
１本であるが、データ信号の入力端子と出力端子とを別
個にそれぞれ１本ずつ設け、シフトレジスタをさらに１
個追加することにより、人力と出力を同時に行うように
してもよい．かかる入出力端子の分離により演算を実行
できる。

［発明の効果］ 以上説明したように本発明は、アドレスの出力および命
令あるいはデータの入出力をシリアルに行うことにより
、端子数を減らす効果があり、小型で低価のマイクロコ
ンピュータを容易に実現することができる。しかもｌチ
ップマイクロコンピュータとは異なり、外部より命令を
人力する方式なので、ダイナミックにプログラムを変更
することも可能であり、少量多品種のシステム用のマイ
クロコンピュータにも適している。特に集中制御システ
ムにおいて遠隔制御を行い末端にサブＣＰＵが多数接続
される場合は、ホス｝ＣＰＵからサブＣＰＵまでの距離
が長くなることも多く、ホス｝ＣＰＵとサブＣＰＵＯ間
の配線数が少なくできるのでトータルコストを低減でき
る効果がある。

またサブＣＰＵのプログラムはホストＣＰＵ側に置かれ
ているので、状況に応じてホス｝ＣＰＵ側でプログラム
を変更できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すマイクロコンピュータ
のブロック図、第２図は第１図に示したマイクロコンピ
ュータの動作タイミング図である．１・・・・・・・・
・・アドレス信号、２　・　●　◆　・　・　・　・　
・　・３　●　・　・　・　・　・　●　・　◆４　●
　●　●　・　・　・　・　●　・５，　６・　●　・
　・　・　・　・ ７・　・　・　・　・　・　・　・　・８　●　◆　●
　●　●　●　◆　●　・９・　・　・　・　・　・　
・　・　・１０　●　◆　・　・　●　・　・　・１　
ｌ　・　●　・　・　・　・　・　・１２　・　●　・
　・　・　・　・　・・データ信号、 ・リードライト信号、 ・プログラムカウンタ、 ・シフトレジスタ、 ・命令レジスタ、 ・命令デコーダ、 ・制御回路、 ・制御信号、 ・クロツク発振回路、 ・タイミング信号。

Claims (1)

1. 【特許請求の範囲】 アドレス信号を直列に出力するアドレス端子と、命令お
   よびデータを表す信号を直列に入出力するデータ端子と
   、上記アドレス信号を格納するアドレスレジスタと、上
   記命令およびデータを表す信号を格納するデータレジス
   タとを有するマイクロコンピュータにおいて、 上記アドレス端子と上記アドレスレジスタとの間および
   データ端子とデータレジスタとの間に直列−並列変換レ
   ジスタをそれぞれ介在させたことを特徴とするマイクロ
   コンピュータ。