JPH03290959A - 電気的整合性の改善されたｍｏｓデバイス - Google Patents
電気的整合性の改善されたｍｏｓデバイスInfo
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- JPH03290959A JPH03290959A JP2404682A JP40468290A JPH03290959A JP H03290959 A JPH03290959 A JP H03290959A JP 2404682 A JP2404682 A JP 2404682A JP 40468290 A JP40468290 A JP 40468290A JP H03290959 A JPH03290959 A JP H03290959A
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/83125—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having shared source or drain regions
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は集積回路上のＭＯＳデバイスの電気的特性の整
合性を改善するための技術に係る。 ［０００２］
合性を改善するための技術に係る。 ［０００２］
ある種の集積回路用途では、電気的な特性の整合がよく
とれた２ないしそれ以上のトランジスタを持つことが望
ましい。たとえば、ＥＣＬ出力レベル（−０。 ９ないし−１，７ボルト）を供給するＣＭＯ３出力バツ
ファにおいては、ＥＣＬバイポーラデバイスの特性を適
切に整合させるために、精密かつよく制御されｌ出力レ
ベルを得ることが望ましい。１つの型のＥＣＬ出力バツ
ファが第４図に示されており、この中で基準ＭＯＳデバ
イス（Ｍ４０）が設けられており、トランジスタ（Ｍ４
１）は、ＥＣＬ ’“高″出力電圧のレベルを設定する
ために用いられる。（Ｍ４０）及び（Ｍ４１）のゲート
は、演算増幅器（４４，４５）及びパスゲートトランジ
スタ（Ｍ４２．Ｍ４３）により、相互に結合されている
。（Ｍ４０）及び（Ｍ４１）の電気的特性は、よく整合
されていることが望ましい。（ＥＣＬ“低″出力電圧を
設定するために、同程度の回路を用いてもよい。）この
型の出力バッファについては、１９８９年６月２６日に
提出され、本件と同じく譲渡された米国特許登録番号３
７１３５６中に十分に述べられている。 ［０００３］ 別の実施例において、第５図は電流ミラーを示し、基準
トランジスタ（Ｍ４０）のゲート及びドレインは、とも
に接続され、電流源はチャネル電流Ｉａを流す。 ゛ミ
ラー″トランジスタ（Ｍ５１）は、そのゲートが基準ト
ランジスタのゲートに接続され、負荷ＲＬを流れるチャ
ネル電流Ｉｂは、トランジスタの相対的な大きさに依存
して、Ｉａに等しいか比例する。Ｉｂを精密に制御する
ために、（ＭＢ２）の電気的特性（たとえば閾値及び相
互コンダクタンス）は、（Ｍ４０）のそれと同じである
べきである。１つ以上のトランジスタが、同様に（Ｍ４
０）中の電流を映すことができる。電流ミラーを有する
電流源の例については、本件と同じく譲渡される米国特
許第４，６４５，９４８号を参照のこと。しかし、これ
らの例の“基準″トランジスタ（たとえば（Ｍ４０）
（Ｍ４０））は、それらと整合をとるべき他のトラ
ンジスタ（たとえば（Ｍ４１） （ＭＢ２））から
かなりの距離の集積回路上に配置してよい。これらの用
途において、整合のとれたトランジスタのゲート−ソー
ス電圧は、同一かほぼ同一である。 ［０００４］ 集積回路上のトランジスタの位置は、その特性に影響を
及ぼすことが、当業者には認識されている。たとえば、
ゲート酸化物の厚さは、集積回路の表面上で変わりうる
。それにより、与えられたゲート−ソース電圧で流れる
チャネル電流が、トランジスタ毎に異なることがある。 この理由により、異なるトランジスタ特性を補償するた
めの回路及び配置技術が開発されてきた。たとえば、°
゛共通図心″構成では長方形の角に配置された４個のト
ランジスタのグループを用い、対角線にある対は、並列
に接続される。これにより実効的に２つのトランジスタ
対が生成し、それらは電流ミラーを改善するために用い
てよい。位置の関数（すなわち、チップの広い表面のＸ
及びｙ軸に沿った位置の関数）であるプロセスの変動は
、はとんど打消される。これは各村が他方の対の１つの
トランジスタと同じＸ軸位置と、他方の対の他のトラン
ジスタと同じＸ軸位置をもつトランジスタを含み、それ
により位置の単なる線形関数である変動が平均化されて
しまう。 ［０００５］ 加えて、方向の効果から生じるある種のプロセス変動が
ある。たとえば、ソース／ドレイン領域のイオンビーム
注入は、シャドウ効果を発生させることがありそれは閾
値を変えることにより、トランジスタ特性に影響を与え
うる。これにライては、アール・ダヴリュ・グレガー（
Ｒ，Ｗ、Ｇｒｅｇｏｒ）により、 ｄｃＭＯＳソース／
ドレイン形成におけるイオンビームシャドウィングのい
くつかの結果″ アイ・イーイーイー・エレクトロン・
デバイス・レターズ（ＩＥＥＥＥｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｌｅｔｔｅｒｓ） 第ＥＤＬ−７巻、
１２号６７７−６７９頁（Ｌ９８６）に述べられている
。そのような方向依存性の効果を打ち消すため、従来技
術の配置技術は、整合のとれたトランジスタは同じ方向
に向け、同じ方向の電流とすることを必要とした。しか
し、そのような条件は設計の柔軟性を制約し、配置プロ
セスを複雑にすることがある。 ［０００６］
とれた２ないしそれ以上のトランジスタを持つことが望
ましい。たとえば、ＥＣＬ出力レベル（−０。 ９ないし−１，７ボルト）を供給するＣＭＯ３出力バツ
ファにおいては、ＥＣＬバイポーラデバイスの特性を適
切に整合させるために、精密かつよく制御されｌ出力レ
ベルを得ることが望ましい。１つの型のＥＣＬ出力バツ
ファが第４図に示されており、この中で基準ＭＯＳデバ
イス（Ｍ４０）が設けられており、トランジスタ（Ｍ４
１）は、ＥＣＬ ’“高″出力電圧のレベルを設定する
ために用いられる。（Ｍ４０）及び（Ｍ４１）のゲート
は、演算増幅器（４４，４５）及びパスゲートトランジ
スタ（Ｍ４２．Ｍ４３）により、相互に結合されている
。（Ｍ４０）及び（Ｍ４１）の電気的特性は、よく整合
されていることが望ましい。（ＥＣＬ“低″出力電圧を
設定するために、同程度の回路を用いてもよい。）この
型の出力バッファについては、１９８９年６月２６日に
提出され、本件と同じく譲渡された米国特許登録番号３
７１３５６中に十分に述べられている。 ［０００３］ 別の実施例において、第５図は電流ミラーを示し、基準
トランジスタ（Ｍ４０）のゲート及びドレインは、とも
に接続され、電流源はチャネル電流Ｉａを流す。 ゛ミ
ラー″トランジスタ（Ｍ５１）は、そのゲートが基準ト
ランジスタのゲートに接続され、負荷ＲＬを流れるチャ
ネル電流Ｉｂは、トランジスタの相対的な大きさに依存
して、Ｉａに等しいか比例する。Ｉｂを精密に制御する
ために、（ＭＢ２）の電気的特性（たとえば閾値及び相
互コンダクタンス）は、（Ｍ４０）のそれと同じである
べきである。１つ以上のトランジスタが、同様に（Ｍ４
０）中の電流を映すことができる。電流ミラーを有する
電流源の例については、本件と同じく譲渡される米国特
許第４，６４５，９４８号を参照のこと。しかし、これ
らの例の“基準″トランジスタ（たとえば（Ｍ４０）
（Ｍ４０））は、それらと整合をとるべき他のトラ
ンジスタ（たとえば（Ｍ４１） （ＭＢ２））から
かなりの距離の集積回路上に配置してよい。これらの用
途において、整合のとれたトランジスタのゲート−ソー
ス電圧は、同一かほぼ同一である。 ［０００４］ 集積回路上のトランジスタの位置は、その特性に影響を
及ぼすことが、当業者には認識されている。たとえば、
ゲート酸化物の厚さは、集積回路の表面上で変わりうる
。それにより、与えられたゲート−ソース電圧で流れる
チャネル電流が、トランジスタ毎に異なることがある。 この理由により、異なるトランジスタ特性を補償するた
めの回路及び配置技術が開発されてきた。たとえば、°
゛共通図心″構成では長方形の角に配置された４個のト
ランジスタのグループを用い、対角線にある対は、並列
に接続される。これにより実効的に２つのトランジスタ
対が生成し、それらは電流ミラーを改善するために用い
てよい。位置の関数（すなわち、チップの広い表面のＸ
及びｙ軸に沿った位置の関数）であるプロセスの変動は
、はとんど打消される。これは各村が他方の対の１つの
トランジスタと同じＸ軸位置と、他方の対の他のトラン
ジスタと同じＸ軸位置をもつトランジスタを含み、それ
により位置の単なる線形関数である変動が平均化されて
しまう。 ［０００５］ 加えて、方向の効果から生じるある種のプロセス変動が
ある。たとえば、ソース／ドレイン領域のイオンビーム
注入は、シャドウ効果を発生させることがありそれは閾
値を変えることにより、トランジスタ特性に影響を与え
うる。これにライては、アール・ダヴリュ・グレガー（
Ｒ，Ｗ、Ｇｒｅｇｏｒ）により、 ｄｃＭＯＳソース／
ドレイン形成におけるイオンビームシャドウィングのい
くつかの結果″ アイ・イーイーイー・エレクトロン・
デバイス・レターズ（ＩＥＥＥＥｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅ Ｌｅｔｔｅｒｓ） 第ＥＤＬ−７巻、
１２号６７７−６７９頁（Ｌ９８６）に述べられている
。そのような方向依存性の効果を打ち消すため、従来技
術の配置技術は、整合のとれたトランジスタは同じ方向
に向け、同じ方向の電流とすることを必要とした。しか
し、そのような条件は設計の柔軟性を制約し、配置プロ
セスを複雑にすることがある。 ［０００６］
直角方向に流れる名目上等しく相対するソース／ドレイ
ン電流成分をもつようそれぞれ設計された電界効果トラ
ンジスタを含む集積回路が本発明により提供される。典
型的な実施例において、ＭＯＳ）ランジスタのゲート電
極は正方形をなすが、他の対称な形状も可能である。こ
の技術により、トランジスタが集積回路上でかなりの距
離能れている時でさえ、整合のとれたトランジスタの配
置は容易になる。 ［０００７１
ン電流成分をもつようそれぞれ設計された電界効果トラ
ンジスタを含む集積回路が本発明により提供される。典
型的な実施例において、ＭＯＳ）ランジスタのゲート電
極は正方形をなすが、他の対称な形状も可能である。こ
の技術により、トランジスタが集積回路上でかなりの距
離能れている時でさえ、整合のとれたトランジスタの配
置は容易になる。 ［０００７１
【実施例の説明］
ここでの詳細な説明では、トランジスタ特性の制御性を
改善しながら、任意の方向に整合のとれたトランジスタ
を配置できるようにする集積回路技術をとりあげる。本
発明において、ＭＯＳ）ランジスタは方向の影響が打ち
消されるよう設計される。たとえば、第７図を参照する
と、ここで述べる正方形ゲートトランジスタの９０度回
転対称により、水平対垂直トランジスタの設計にはかか
わらず、出力バッファの場合に典型的であるように、Ｉ
Ｃチップ（７０）の異なる端部に沿ったＩ１０フレーム
中での整合のとれたトランジスタ（７２，７３）の配置
が可能になる。他のものの整合がとれた基準トランジス
タ（７１）は、図示されているようにチップの内側又は
端部に沿って配置してよい。方向に関する誤差を導入す
る可能性なく、単一のトランジスタ形状はすべての位置
で用いることが可能であるから、これによって集積回路
の設計は簡単になる。 ［０００８］ ここで用いられているように、 ゛整合のとれた″とい
うのは動作中トランジスタ間で同じソース−ドレイン電
圧が得られるか、用途に応じて、トランジスタの大きさ
に比例するチャネル電流が得られることを意味する。整
合のとれたトランジスタは等しいか等しくない大きさで
よく、それぞれ同じか異なるチャネル電流を供給する。 ［０００９］ 図１を参照すると、ＭＯＳ）ランジスタは上面図で半導
体基板中に形成されているように、示されている。トラ
ンジスタはドープされたソース領域（１０）、（ゲート
誘電体上の）ゲート電極（１１）及びドープされたドレ
イン領域（１２）を含む。別の実施例において、ソース
及びドレイン領域はｐ で、ｎ影領域上にゲートを有し
、従ってｐ−チャネルデバイスが形成される。構造はソ
ース及びドレイン領域間を流れるチャネル電流が、対称
な水平及び垂直成分（ＩＩ、Ｉ４）からなるよう、調整
されている。すなわち、正方形ゲート構造は図かられか
るように、左側部分（１１（ａ））、右側部分（１１（
ｂ））、上部部分（１１（Ｃ））、及び底部部分（１１
（ｄ） ）から成る。部分（１１（ａ））と（１１（ｂ
））は集積回路チップのｙ軸に平行で、一方部分（１１
（Ｃ））及び（１１（ｄ））はｙ軸に平行で、ｙ軸はｙ
軸に垂直である。（ｙ軸は典型的な場合、チップの短い
軸で、ｙ軸は典型的な場合、長い軸である。）部分（１
１（ａ）１１ （ｄ） ）の長さは、本質的に等しい。 ［００１０］ この配置の結果、電流（Ｉ１）及び電流（Ｉ２）は名目
上大きさが等しく、相対する方向に流れる。同様に、電
流（Ｉ３）及び（Ｉ４）は名目上等しく反対である。従
って、プロセス変動の効果は、すべてのそのような正方
形ゲートトランジスタについて同じになる傾向がある。 たとえば、ゲート構造によるソース／ドレインイオン注
入のシャドウィングは、しばしば起こるように、もしイ
オンが垂直からずれた角で注入されると起こりうる。注
入の角がわずかに（たとえば７度）図１に示された垂直
方向から左側である場合を考える。ゲートシャドウィン
グは、（Ｉ１）及び（Ｉ２）の値を名目上の設計値から
れずかに変化させうるが、（Ｉ３）及び（Ｉ４）は比較
的影響を受けない。しかし、（工１）及び（工２）の変
化は図１に示された正方形ゲート形の与えられた集積回
路上のトランジスタのすべてに対し、本質的に同じとな
るであろう。 ［００１１］ イオンビームシャドウィングの効果は、図８においてよ
り明確になるであろう。この図は図１のＢ−Ｂ’ に沿
ってとった断面図で、対応する数字がつけられている。 集積回路は半導体基体（６０）中に形成され、ソース領
域（１０）、ゲート電極（１１）及びドレイン領域（１
２）を含む。具体的には、ドレイン領域（１２（ａ））
、及び（１２（ｂ））ゲート電極（１１（ａ））及び（
１１（ｂ））はそれぞれ図７に示されたこれらの形状の
左側及び右側部分に対応する。垂直から角度Ｏで注入さ
れたドーパントイオン（８０）は、上で述べたように、
ゲート電極（１１（ａ））及び（１１（ｂ））により影
になることがわかる。これは以下で述べるように、電流
（１１）及び（Ｉ２）をそれらの名目上の値から変化さ
せる可能性がある。 ［００１２］ 名目値からのわずかな変動は、プロセス効果に依存して
、符号が同じか反対になる可能性がある。たとえば、あ
る種のプロセス効果は、（１１）及び（Ｉ２）の両方を
名目値かられずかに増加させる。あるいは他のプロセス
は（１１）を名目値かられずかに増加させ、（工２）を
わずかに減少させる。更に、変化の大きさは、（１１）
と（Ｉ２）で異なる可能性がある。（（Ｉ ３）及び（
Ｉ４）についても、同じことがいえる）。これらのいず
れの場合も、変動は与えられた集積回路上の本発明の設
計によるすべてのトランジスタに対して、同じとなる傾
向がある。従って、回路設計者は、正方形ゲートトラン
ジスタの垂直又は水平方向についでは、考える必要がな
い。それはトランジスタが従来のゲート構造をもち、垂
直方向を向いたトランジスタが水平方向を向いたトラン
ジスタとは異なる影響を受ける場合とは異なる。 ［００１３］ 静電的な放電（ＥＳＤ）の保護を改善するため、角の領
域（１３・ １６）におけるゲート導電体は、ゲート
誘電体を形成する薄い酸化物層の上よりは、フィールド
酸化物領域上に走らせてもよい。これはこれらの点にお
けるゲート導電体の鋭い角度により生じる高電界のため
である。図６のゲート構造のＡ’ −Ａ’に沿ってとっ
た断面図でこのことがわかる。この図で、シリコン基板
（６０）はゲート誘電体として働く薄い酸化物層（６１
）が、その上に形成されている。比較的厚いフィールド
酸化物領域（たとえば６２．６３）は角（たとえば１５
．１６）において、ＥＳＤ降伏保護を改善する働きをす
る。しかし、ＥＳＤ保護が改善されることは、すべての
設計又はすべてのプロセス技術で必要というわけではな
い。 ［００１４］ 同心状のゲート設計により、本発明のトランジスタの電
流容量を増すことが可能である。たとえば、図２を参照
すると、内部ゲー） （２０１）はソース（２０２）か
らドレイン領域（２０３，２０４，２０５）及び（２０
６）への電流（すなわち電流１１．Ｉ２．Ｉ３及びＩ４
）を制御する。加えて、外部ゲー）（２０７）はソース
（２０８）からドレイン領域への電流（すなわち電流Ｉ
５．Ｉ６゜Ｉ７及びＩ８）を制御する。内部及び外部ゲ
ートは導電体（２０９，・２１２）により接続され、典
型的な場合ゲート（２０１）及び（２０７）と同じ導電
体層（たとえばポリシリコン又はポリサイド）で形成さ
れる。上で述べたように角の領域（たとえば２１３，２
１４）はＥＳＤ保護のため、フィールド酸化物領域上に
置くことが望ましい。導電体（２０９・ ・２１２）も
また、フィールド酸化物領域上に走らせるのが便利であ
る。ゲート、ソース及びドレイン領域への接触を作るた
め、上の誘電体中に接触窓を形成し、゛当業者には周知
の原理に従い、所望の接続を行うため、アルミニウム（
又は他の導電体）をパターン形成してよい。相互に隣接
して形成され、相互接続された本発明の形の１ないし複
数のトランジスタを用いることにより、更に大きな電流
容量を得ることもできる。 ［００１５］ これまでは本発明の現在における好ましい実施例である
正方形ゲートトランジスタについて示してきたが、それ
は比較的コンパクトで容易に集積回路上に配置される。 しかし、本発明の技術の他の実施例も可能である。たと
えば、図３は十字形のゲートを示す。ゲート導電体は垂
直部分（３１，３２）及び水平部分（３３，３４）から
成る。これらのゲート部分はそれぞれチャネル電流成分
（１１゜Ｉ２．Ｉ３）及び（Ｉ４）を制御する。対角線
上の相対するドープ領域（３７）及び（３９）はトラン
ジスタのソースを構成し、ドープされた領域（３６）及
び（３８）はドレインを構成する。上と同様、名目上等
しい大きさで、２つの直角な軸に沿って相対する方向に
流れる電流成分があることに注意する必要がある。 前の構造のように、ゲート電極の交差領域（３５）はＥ
ＳＤ保護を改善するため比較的厚いフィールド酸化物領
域上に走ることが望ましい。 ［００１６］ なお別のゲート形状も可能で、辺が偶数である六角又は
より高次の多角形を囲むゲートでよい。与えられた多角
形の辺は等しい長さで、それにより等辺で、従って対称
な構造が得られる。整合のとれたトランジスタを得るた
めに、１つのトランジスタのゲートの辺は、それと整合
のとれた他方のトランジスタのゲートの対応する辺と平
行な方向をもつことに注意する必要がある。しかし、正
方形の場合と同様、囲まれた領域の大きさは、電流に合
わせたデバイスを得るために、異なってもよい。極端な
場合として、円形のソース／ドレイン領域を規定するゲ
ートも可能で、事実最も整合のとれたトランジスタが得
られる可能性がある。しかし、現在はリングラフィによ
る規定を容易にするため、正方形のゲートの配置が好ま
しい。 ［００１７］ 上の実施例ではｐ−チャネルトランジスタについての電
流を示したが、ｎ−チャネルトランジスタの場合の電流
は、反対方向である。また、長方形の集積回路の端部に
平行なゲート部分の方向は、集積回路チップの配置では
典型であるが、１つの整合のとれたトランジスタのゲー
ト要素が他方の整合のとれたトランジスタのそれらに平
行である限り必要ではない。閾値電圧の名目値からの変
動に対するイオン注入角度の効果については、上で述べ
た。しかし、名目的な電気的特性からの変動を起こさせ
る他の方向依存性のプロセス操作も、本発明の技術によ
り補償できる。たとえばそのような操作には、エツチン
グ又はリングラフィ技術が含まれる。 ［００１８］ 【発明の効果】 本発明の設計による整合のとれたトランジスタは、図２
と図３で規定されるように、ゲート幅゛Ｗ゛の少なくと
も５倍、より典型的な場合は少なくとも１０倍離される
。現在の集積回路形状では、これは少なくとも１００ミ
クロンの典型的な間隔で、多くの場合１ミリメートルに
もなる。
改善しながら、任意の方向に整合のとれたトランジスタ
を配置できるようにする集積回路技術をとりあげる。本
発明において、ＭＯＳ）ランジスタは方向の影響が打ち
消されるよう設計される。たとえば、第７図を参照する
と、ここで述べる正方形ゲートトランジスタの９０度回
転対称により、水平対垂直トランジスタの設計にはかか
わらず、出力バッファの場合に典型的であるように、Ｉ
Ｃチップ（７０）の異なる端部に沿ったＩ１０フレーム
中での整合のとれたトランジスタ（７２，７３）の配置
が可能になる。他のものの整合がとれた基準トランジス
タ（７１）は、図示されているようにチップの内側又は
端部に沿って配置してよい。方向に関する誤差を導入す
る可能性なく、単一のトランジスタ形状はすべての位置
で用いることが可能であるから、これによって集積回路
の設計は簡単になる。 ［０００８］ ここで用いられているように、 ゛整合のとれた″とい
うのは動作中トランジスタ間で同じソース−ドレイン電
圧が得られるか、用途に応じて、トランジスタの大きさ
に比例するチャネル電流が得られることを意味する。整
合のとれたトランジスタは等しいか等しくない大きさで
よく、それぞれ同じか異なるチャネル電流を供給する。 ［０００９］ 図１を参照すると、ＭＯＳ）ランジスタは上面図で半導
体基板中に形成されているように、示されている。トラ
ンジスタはドープされたソース領域（１０）、（ゲート
誘電体上の）ゲート電極（１１）及びドープされたドレ
イン領域（１２）を含む。別の実施例において、ソース
及びドレイン領域はｐ で、ｎ影領域上にゲートを有し
、従ってｐ−チャネルデバイスが形成される。構造はソ
ース及びドレイン領域間を流れるチャネル電流が、対称
な水平及び垂直成分（ＩＩ、Ｉ４）からなるよう、調整
されている。すなわち、正方形ゲート構造は図かられか
るように、左側部分（１１（ａ））、右側部分（１１（
ｂ））、上部部分（１１（Ｃ））、及び底部部分（１１
（ｄ） ）から成る。部分（１１（ａ））と（１１（ｂ
））は集積回路チップのｙ軸に平行で、一方部分（１１
（Ｃ））及び（１１（ｄ））はｙ軸に平行で、ｙ軸はｙ
軸に垂直である。（ｙ軸は典型的な場合、チップの短い
軸で、ｙ軸は典型的な場合、長い軸である。）部分（１
１（ａ）１１ （ｄ） ）の長さは、本質的に等しい。 ［００１０］ この配置の結果、電流（Ｉ１）及び電流（Ｉ２）は名目
上大きさが等しく、相対する方向に流れる。同様に、電
流（Ｉ３）及び（Ｉ４）は名目上等しく反対である。従
って、プロセス変動の効果は、すべてのそのような正方
形ゲートトランジスタについて同じになる傾向がある。 たとえば、ゲート構造によるソース／ドレインイオン注
入のシャドウィングは、しばしば起こるように、もしイ
オンが垂直からずれた角で注入されると起こりうる。注
入の角がわずかに（たとえば７度）図１に示された垂直
方向から左側である場合を考える。ゲートシャドウィン
グは、（Ｉ１）及び（Ｉ２）の値を名目上の設計値から
れずかに変化させうるが、（Ｉ３）及び（Ｉ４）は比較
的影響を受けない。しかし、（工１）及び（工２）の変
化は図１に示された正方形ゲート形の与えられた集積回
路上のトランジスタのすべてに対し、本質的に同じとな
るであろう。 ［００１１］ イオンビームシャドウィングの効果は、図８においてよ
り明確になるであろう。この図は図１のＢ−Ｂ’ に沿
ってとった断面図で、対応する数字がつけられている。 集積回路は半導体基体（６０）中に形成され、ソース領
域（１０）、ゲート電極（１１）及びドレイン領域（１
２）を含む。具体的には、ドレイン領域（１２（ａ））
、及び（１２（ｂ））ゲート電極（１１（ａ））及び（
１１（ｂ））はそれぞれ図７に示されたこれらの形状の
左側及び右側部分に対応する。垂直から角度Ｏで注入さ
れたドーパントイオン（８０）は、上で述べたように、
ゲート電極（１１（ａ））及び（１１（ｂ））により影
になることがわかる。これは以下で述べるように、電流
（１１）及び（Ｉ２）をそれらの名目上の値から変化さ
せる可能性がある。 ［００１２］ 名目値からのわずかな変動は、プロセス効果に依存して
、符号が同じか反対になる可能性がある。たとえば、あ
る種のプロセス効果は、（１１）及び（Ｉ２）の両方を
名目値かられずかに増加させる。あるいは他のプロセス
は（１１）を名目値かられずかに増加させ、（工２）を
わずかに減少させる。更に、変化の大きさは、（１１）
と（Ｉ２）で異なる可能性がある。（（Ｉ ３）及び（
Ｉ４）についても、同じことがいえる）。これらのいず
れの場合も、変動は与えられた集積回路上の本発明の設
計によるすべてのトランジスタに対して、同じとなる傾
向がある。従って、回路設計者は、正方形ゲートトラン
ジスタの垂直又は水平方向についでは、考える必要がな
い。それはトランジスタが従来のゲート構造をもち、垂
直方向を向いたトランジスタが水平方向を向いたトラン
ジスタとは異なる影響を受ける場合とは異なる。 ［００１３］ 静電的な放電（ＥＳＤ）の保護を改善するため、角の領
域（１３・ １６）におけるゲート導電体は、ゲート
誘電体を形成する薄い酸化物層の上よりは、フィールド
酸化物領域上に走らせてもよい。これはこれらの点にお
けるゲート導電体の鋭い角度により生じる高電界のため
である。図６のゲート構造のＡ’ −Ａ’に沿ってとっ
た断面図でこのことがわかる。この図で、シリコン基板
（６０）はゲート誘電体として働く薄い酸化物層（６１
）が、その上に形成されている。比較的厚いフィールド
酸化物領域（たとえば６２．６３）は角（たとえば１５
．１６）において、ＥＳＤ降伏保護を改善する働きをす
る。しかし、ＥＳＤ保護が改善されることは、すべての
設計又はすべてのプロセス技術で必要というわけではな
い。 ［００１４］ 同心状のゲート設計により、本発明のトランジスタの電
流容量を増すことが可能である。たとえば、図２を参照
すると、内部ゲー） （２０１）はソース（２０２）か
らドレイン領域（２０３，２０４，２０５）及び（２０
６）への電流（すなわち電流１１．Ｉ２．Ｉ３及びＩ４
）を制御する。加えて、外部ゲー）（２０７）はソース
（２０８）からドレイン領域への電流（すなわち電流Ｉ
５．Ｉ６゜Ｉ７及びＩ８）を制御する。内部及び外部ゲ
ートは導電体（２０９，・２１２）により接続され、典
型的な場合ゲート（２０１）及び（２０７）と同じ導電
体層（たとえばポリシリコン又はポリサイド）で形成さ
れる。上で述べたように角の領域（たとえば２１３，２
１４）はＥＳＤ保護のため、フィールド酸化物領域上に
置くことが望ましい。導電体（２０９・ ・２１２）も
また、フィールド酸化物領域上に走らせるのが便利であ
る。ゲート、ソース及びドレイン領域への接触を作るた
め、上の誘電体中に接触窓を形成し、゛当業者には周知
の原理に従い、所望の接続を行うため、アルミニウム（
又は他の導電体）をパターン形成してよい。相互に隣接
して形成され、相互接続された本発明の形の１ないし複
数のトランジスタを用いることにより、更に大きな電流
容量を得ることもできる。 ［００１５］ これまでは本発明の現在における好ましい実施例である
正方形ゲートトランジスタについて示してきたが、それ
は比較的コンパクトで容易に集積回路上に配置される。 しかし、本発明の技術の他の実施例も可能である。たと
えば、図３は十字形のゲートを示す。ゲート導電体は垂
直部分（３１，３２）及び水平部分（３３，３４）から
成る。これらのゲート部分はそれぞれチャネル電流成分
（１１゜Ｉ２．Ｉ３）及び（Ｉ４）を制御する。対角線
上の相対するドープ領域（３７）及び（３９）はトラン
ジスタのソースを構成し、ドープされた領域（３６）及
び（３８）はドレインを構成する。上と同様、名目上等
しい大きさで、２つの直角な軸に沿って相対する方向に
流れる電流成分があることに注意する必要がある。 前の構造のように、ゲート電極の交差領域（３５）はＥ
ＳＤ保護を改善するため比較的厚いフィールド酸化物領
域上に走ることが望ましい。 ［００１６］ なお別のゲート形状も可能で、辺が偶数である六角又は
より高次の多角形を囲むゲートでよい。与えられた多角
形の辺は等しい長さで、それにより等辺で、従って対称
な構造が得られる。整合のとれたトランジスタを得るた
めに、１つのトランジスタのゲートの辺は、それと整合
のとれた他方のトランジスタのゲートの対応する辺と平
行な方向をもつことに注意する必要がある。しかし、正
方形の場合と同様、囲まれた領域の大きさは、電流に合
わせたデバイスを得るために、異なってもよい。極端な
場合として、円形のソース／ドレイン領域を規定するゲ
ートも可能で、事実最も整合のとれたトランジスタが得
られる可能性がある。しかし、現在はリングラフィによ
る規定を容易にするため、正方形のゲートの配置が好ま
しい。 ［００１７］ 上の実施例ではｐ−チャネルトランジスタについての電
流を示したが、ｎ−チャネルトランジスタの場合の電流
は、反対方向である。また、長方形の集積回路の端部に
平行なゲート部分の方向は、集積回路チップの配置では
典型であるが、１つの整合のとれたトランジスタのゲー
ト要素が他方の整合のとれたトランジスタのそれらに平
行である限り必要ではない。閾値電圧の名目値からの変
動に対するイオン注入角度の効果については、上で述べ
た。しかし、名目的な電気的特性からの変動を起こさせ
る他の方向依存性のプロセス操作も、本発明の技術によ
り補償できる。たとえばそのような操作には、エツチン
グ又はリングラフィ技術が含まれる。 ［００１８］ 【発明の効果】 本発明の設計による整合のとれたトランジスタは、図２
と図３で規定されるように、ゲート幅゛Ｗ゛の少なくと
も５倍、より典型的な場合は少なくとも１０倍離される
。現在の集積回路形状では、これは少なくとも１００ミ
クロンの典型的な間隔で、多くの場合１ミリメートルに
もなる。
【図１】
ゲート電極が正方形である本発明の典型的な実施例を示
す図である。
す図である。
【図２】
ゲート電極が同心状の正方形をなす本発明のより詳細な
実施例を示す図である
実施例を示す図である
【図３】
ゲート電極が十字をなす本発明の別の実施例を示す図で
ある。
ある。
【図４】
本発明のトランジスタを用いると有利なＥＣＬ出力バツ
ファを示す図である。
ファを示す図である。
【図５】
本発明のトランジスタを用いると有利な電流ミラーを示
す図である。
す図である。
【図６】
第１図の実施例の線Ａ’ −Ａ’ に沿った断面図であ
る。
る。
【図７】
集積回路チップの端部に沿った整合のとれたトランジス
タの典型的な配置図である。
タの典型的な配置図である。
【図８】
第１図の線Ｂ’ −Ｂ″ に沿った断面図である。
１０ ソース領域
１１ ゲート電極
１２ ドレイン領域
【図１】
【図２】
図面
【図３】
【図５】
【図６】
【図８】
−４５６−
特開平３−２９０９５９ （１４）
Claims (9)
- 【請求項１】ゲート（１１）、ソース（１０）及びドレ
イン領域（１２）を有する少なくとも２個の整合のとれ
た電界効果トランジスタ（Ｍ４０，Ｍ４１；Ｍ５０，Ｍ
５１）を含み、前記トランジスタの少なくとも２個は集
積回路上で空間的に分離され、それらのゲート電極はと
もに結合されている集積回路において、 前記トランジスタは動作中それらのソース（１０）及び
ドレイン（１２）領域間を流れるチャネル電流は、名目
上大きさが等しく、方向が反対で、トランジスタのそれ
ぞれにおいて２つの垂直軸（Ｘ，Ｙ）に沿うようそれぞ
れ設計されることを特徴とする集積回路。 - 【請求項２】前記トランジスタの少なくとも１つのゲー
ト電極（１１）は、第１の正方形ソース領域（１０）を
規定する請求項１記載の集積回路。 - 【請求項３】前記トランジスタの少なくとも１つのゲー
ト電極（２０１，２０７）は、前記第１の正方形領域と
同心の第２の正方形領域を規定する請求項２記載の集積
回路。 - 【請求項４】前記トランジスタの少なくとも１つのゲー
ト電極（３１，３２，３３，３４）は、等しい長さの２
つの直交する線の形をとる請求項１記載の集積回路。 - 【請求項５】前記トランジスタは少なくとも１００ミク
ロン離れている請求項１記載の集積回路。 - 【請求項６】前記トランジスタは少なくとも１ミリメー
トル離れている請求項１記載の集積回路。 - 【請求項７】前記トランジスタは等しい大きさである請
求項１記載の集積回路。 - 【請求項８】前記トランジスタの大きさは等しくない請
求項１記載の集積回路。 - 【請求項９】前記整合のとれたトランジスタの第１のも
の（７２）は、集積回路チップ（７０）の与えられた端
部に沿って配置され、前記整合のとれたトランジスタの
第２のもの（７３）は、前記集積回路のもう１つの端部
に沿って配置される請求項１記載の集積回路。
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|---|---|---|---|
| US45600889A | 1989-12-22 | 1989-12-22 | |
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Publications (2)
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| Country | Link |
|---|---|
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| JP (1) | JP3199387B2 (ja) |
| DE (1) | DE69019698T2 (ja) |
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| JP2001523894A (ja) * | 1997-11-18 | 2001-11-27 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 半導体モジュール |
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- 1990-12-21 JP JP40468290A patent/JP3199387B2/ja not_active Expired - Lifetime
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| EP0434234A3 (en) | 1991-08-14 |
| EP0434234A2 (en) | 1991-06-26 |
| EP0434234B1 (en) | 1995-05-24 |
| DE69019698D1 (de) | 1995-06-29 |
| DE69019698T2 (de) | 1995-11-23 |
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