JPH0793370B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0793370B2 JPH0793370B2 JP15933885A JP15933885A JPH0793370B2 JP H0793370 B2 JPH0793370 B2 JP H0793370B2 JP 15933885 A JP15933885 A JP 15933885A JP 15933885 A JP15933885 A JP 15933885A JP H0793370 B2 JPH0793370 B2 JP H0793370B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、MOSトランジスタを用いたセンス回路を含む
半導体装置に関する。
半導体装置に関する。
近年、MOS型半導体メモリ等の集積回路の高集積化，素
子の微細化が急速に進んでいる。
子の微細化が急速に進んでいる。
MOS型半導体メモリにおいて、一対のMOSトランジスタを
用いてそのコンダクタンスの差を利用して微少な電位差
を検知するセンス回路が、例えばアドレスバッファなど
に多く用いられている。
用いてそのコンダクタンスの差を利用して微少な電位差
を検知するセンス回路が、例えばアドレスバッファなど
に多く用いられている。
第４図はその様なセンス回路の基本構成を示す。第１の
MOSトランジスタQ1及び第２のMOSトランジスタQ2は、ソ
ースが共通接続され、ドレイン，ゲートが互いに交差接
続されていて、それぞれのゲート即ちノードN1,N2に入
る電位の差を、これらMOSトランジスタQ1,Q2のコンダク
タンスの差を利用して検知するようになっている。
MOSトランジスタQ1及び第２のMOSトランジスタQ2は、ソ
ースが共通接続され、ドレイン，ゲートが互いに交差接
続されていて、それぞれのゲート即ちノードN1,N2に入
る電位の差を、これらMOSトランジスタQ1,Q2のコンダク
タンスの差を利用して検知するようになっている。
第５図はこの様なセンス回路の半導体基板上でのレイア
ウト例を示す。51,52がそれぞれMOSトランジスタQ1,Q2
のゲート電極であり、通常多結晶シリコン膜により形成
される。53,54は各MOSトランジスタQ1,Q2のドレインと
なるn+型層、55は共通ソースとなるn+型層である。n+型
層53,54,55は通常ゲート電極51及び52をマスクとしたイ
オン注入を利用して自己整合的に形成される。
ウト例を示す。51,52がそれぞれMOSトランジスタQ1,Q2
のゲート電極であり、通常多結晶シリコン膜により形成
される。53,54は各MOSトランジスタQ1,Q2のドレインと
なるn+型層、55は共通ソースとなるn+型層である。n+型
層53,54,55は通常ゲート電極51及び52をマスクとしたイ
オン注入を利用して自己整合的に形成される。
ところで現在、MOS型半導体メモリは、ゲート長２μｍ
程度まで微細化が進んでいるが、近い将来にはこれが１
μｍ程度まで縮小されようとしている。この様にゲート
長が短くなると、ドレイン近傍の高電界によりホットキ
ャリアが生成され、これがゲート絶縁膜中に注入されて
MOSトランジスタの特性変動をもたらす。これはいわゆ
るホットキャリア効果と呼ばれ、MOS集積回路の信頼性
上大きな問題となることが分っている。この問題を解決
する一つの有効な方法は、MOSトランジスタのソース，
ドレイン領域のチャネル領域側に低不純物濃度層を設け
るLDD構造あるいはGDD構造等を採用することである。
程度まで微細化が進んでいるが、近い将来にはこれが１
μｍ程度まで縮小されようとしている。この様にゲート
長が短くなると、ドレイン近傍の高電界によりホットキ
ャリアが生成され、これがゲート絶縁膜中に注入されて
MOSトランジスタの特性変動をもたらす。これはいわゆ
るホットキャリア効果と呼ばれ、MOS集積回路の信頼性
上大きな問題となることが分っている。この問題を解決
する一つの有効な方法は、MOSトランジスタのソース，
ドレイン領域のチャネル領域側に低不純物濃度層を設け
るLDD構造あるいはGDD構造等を採用することである。
第６図にLDD構造のMOSトランジスタを示す。61はｐ型Si
基板であり、62はこの基板上に形成された多結晶シリコ
ン膜によるゲート電極であり、63,64はソース，ドレイ
ンとなるn+型層であって、これらはゲート電極62の側壁
部に選択的に絶縁膜を形成した状態（図示せず）でイオ
ン注入を行って形成する。これらn+型層63,64のチャネ
ル領域端部にはゲート電極62をマスクとしてイオン注入
を行って低不純物濃度のn-型層65,66が形成されてい
る。
基板であり、62はこの基板上に形成された多結晶シリコ
ン膜によるゲート電極であり、63,64はソース，ドレイ
ンとなるn+型層であって、これらはゲート電極62の側壁
部に選択的に絶縁膜を形成した状態（図示せず）でイオ
ン注入を行って形成する。これらn+型層63,64のチャネ
ル領域端部にはゲート電極62をマスクとしてイオン注入
を行って低不純物濃度のn-型層65,66が形成されてい
る。
この様なLDD構造あるいはGDD構造のMOSトランジスタを
用いて、先に第４図，第５図に示したようなセンス回路
を構成した場合、MOSトランジスタのゲート長が現在よ
り更に短くなると、次のような問題が大きく顕在化す
る。前述のようにソース，ドレイン領域は、ゲート電極
をマスクとしてイオン注入により形成されるが、イオン
注入は通常基板でのチャネリング現象を防止するために
その注入方向を基板面に対して所定角度傾けて行われ
る。その様子を第７図に示す。67がイオン注入方向であ
る。この様なイオン注入によりソース，ドレインのn-型
層65,66を形成すると、ゲート電極62の影になる側ではn
-型層65とゲート電極62の間に図示のような距離ｄのオ
フセットが生じる。この結果第６図に示す理想的な場合
に比べて、オフセットを生じた側では寄生抵抗が大きく
なる。よく知られているようにMOSトランジスタはソー
ス寄生抵抗が大きいと相互コンダクタンスが小さくな
る。つまり第７図のような構造では、ソース，ドレイン
が対称ではなく、オフセットを生じた側をソースとして
使う場合とドレインとして使う場合とで特性が異なるこ
とになる。従って第５図に示したような従来のレイアウ
トで第４図に示すセンス回路を構成した場合、対をなす
MOSトランジスタQ1,Q2の間に特性のアンバランスが生じ
る。この結果、電位差に対するセンス感度が大きく劣化
する。このセンス感度劣化の様子を第２図に破線で示し
た。このセンス感度劣化は、素子が微細になればなる程
大きいものとなる。
用いて、先に第４図，第５図に示したようなセンス回路
を構成した場合、MOSトランジスタのゲート長が現在よ
り更に短くなると、次のような問題が大きく顕在化す
る。前述のようにソース，ドレイン領域は、ゲート電極
をマスクとしてイオン注入により形成されるが、イオン
注入は通常基板でのチャネリング現象を防止するために
その注入方向を基板面に対して所定角度傾けて行われ
る。その様子を第７図に示す。67がイオン注入方向であ
る。この様なイオン注入によりソース，ドレインのn-型
層65,66を形成すると、ゲート電極62の影になる側ではn
-型層65とゲート電極62の間に図示のような距離ｄのオ
フセットが生じる。この結果第６図に示す理想的な場合
に比べて、オフセットを生じた側では寄生抵抗が大きく
なる。よく知られているようにMOSトランジスタはソー
ス寄生抵抗が大きいと相互コンダクタンスが小さくな
る。つまり第７図のような構造では、ソース，ドレイン
が対称ではなく、オフセットを生じた側をソースとして
使う場合とドレインとして使う場合とで特性が異なるこ
とになる。従って第５図に示したような従来のレイアウ
トで第４図に示すセンス回路を構成した場合、対をなす
MOSトランジスタQ1,Q2の間に特性のアンバランスが生じ
る。この結果、電位差に対するセンス感度が大きく劣化
する。このセンス感度劣化の様子を第２図に破線で示し
た。このセンス感度劣化は、素子が微細になればなる程
大きいものとなる。
本発明は上記した問題を解決したセンサ回路を有する半
導体装置を提供することを目的とする。
導体装置を提供することを目的とする。
本発明は、センス回路の基板上でのパターン・レイアウ
トを考慮して、センス回路を構成する第１及び第２のMO
Sトランジスタが、ソース，ドレイン形成のイオン注入
においてその注入方向の傾きの影響を等しく受けるよう
にする。
トを考慮して、センス回路を構成する第１及び第２のMO
Sトランジスタが、ソース，ドレイン形成のイオン注入
においてその注入方向の傾きの影響を等しく受けるよう
にする。
すなわち、本発明は、ソースが共通接続され、ドレイン
とゲートが互いに交差接続された第１及び第２のMOSト
ランジスタにより構成され、それぞれのゲートに入る電
位の差をコンダクタンスの差を利用して検知するセンス
回路を有する半導体装置において、前記第１及び第２の
MOSトランジスタは、それぞれ一個または並列接続され
た複数個のトランジスタ領域を有し、かつこれら第1,第
２のMOSトランジスタ間で、チャネル電流の方向が同一
であるトランジスタ領域のゲート幅が等しくなるように
レイアウトされ、かつ前記第1,第２のMOSトランジスタ
間で、チャネル電流の方向が同一であるトランジスタ領
域に存在する全ての各ゲート電極とソース領域とが重な
る部分の面積が、前記チャネル電流の方向が同一である
トランジスタ領域に存在する全ての各ゲート電極とドレ
イン領域とが重なる部分の面積よりも大きいかまたは小
さいことを特徴とする。
とゲートが互いに交差接続された第１及び第２のMOSト
ランジスタにより構成され、それぞれのゲートに入る電
位の差をコンダクタンスの差を利用して検知するセンス
回路を有する半導体装置において、前記第１及び第２の
MOSトランジスタは、それぞれ一個または並列接続され
た複数個のトランジスタ領域を有し、かつこれら第1,第
２のMOSトランジスタ間で、チャネル電流の方向が同一
であるトランジスタ領域のゲート幅が等しくなるように
レイアウトされ、かつ前記第1,第２のMOSトランジスタ
間で、チャネル電流の方向が同一であるトランジスタ領
域に存在する全ての各ゲート電極とソース領域とが重な
る部分の面積が、前記チャネル電流の方向が同一である
トランジスタ領域に存在する全ての各ゲート電極とドレ
イン領域とが重なる部分の面積よりも大きいかまたは小
さいことを特徴とする。
換言すれば、本発明は、ソースが共通接続され、ドレイ
ンとゲートが互いに交差接続された第１及び第２のMOS
トランジスタにより構成され、それぞれのゲートに入る
電位の差をコンダクタンスの差を利用して検知するセン
ス回路を有する半導体装置において、前記第１及び第２
のMOSトランジスタは、それぞれ一個または並列接続さ
れた複数個のトランジスタ領域を有し、これら第1,第２
のMOSトランジスタにおいて、コンダクタンスはチャネ
ル電流の方向によって変わり、かつ前記第1,第２のMOS
トランジスタ間でチャネル電流の方向が同一であるトラ
ンジスタ領域においては、前記コンダクタンスの変わり
かたが同じであることを特徴とする。
ンとゲートが互いに交差接続された第１及び第２のMOS
トランジスタにより構成され、それぞれのゲートに入る
電位の差をコンダクタンスの差を利用して検知するセン
ス回路を有する半導体装置において、前記第１及び第２
のMOSトランジスタは、それぞれ一個または並列接続さ
れた複数個のトランジスタ領域を有し、これら第1,第２
のMOSトランジスタにおいて、コンダクタンスはチャネ
ル電流の方向によって変わり、かつ前記第1,第２のMOS
トランジスタ間でチャネル電流の方向が同一であるトラ
ンジスタ領域においては、前記コンダクタンスの変わり
かたが同じであることを特徴とする。
換言すれば、本発明は、ソースが共通接続され、ドレイ
ンとゲートが互いに交差接続された第１及び第２のMOS
トランジスタにより構成され、それぞれのゲートに入る
電位の差をコンダクタンスの差を利用して検知するセン
ス回路を有する半導体装置において、前記第１及び第２
のMOSトランジスタは、それぞれ一個または並列接続さ
れた複数個のトランジスタ領域を有し、これら第1,第２
のMOSトランジスタにおいて、ソースとドレインとの位
置関係がゲートに対して非対称関係にあり、かつ前記第
1,第２のMOSトランジスタ間でチャネル電流の方向が同
一であるトランジスタ領域においては、前記非対称関係
は同じものであることを特徴とする。
ンとゲートが互いに交差接続された第１及び第２のMOS
トランジスタにより構成され、それぞれのゲートに入る
電位の差をコンダクタンスの差を利用して検知するセン
ス回路を有する半導体装置において、前記第１及び第２
のMOSトランジスタは、それぞれ一個または並列接続さ
れた複数個のトランジスタ領域を有し、これら第1,第２
のMOSトランジスタにおいて、ソースとドレインとの位
置関係がゲートに対して非対称関係にあり、かつ前記第
1,第２のMOSトランジスタ間でチャネル電流の方向が同
一であるトランジスタ領域においては、前記非対称関係
は同じものであることを特徴とする。
換言すれば、本発明は、ソースが共通接続され、ドレイ
ンとゲートが互いに交差接続された第１及び第２のMOS
トランジスタにより構成され、それぞれのゲートに入る
電位の差をコンダクタンスの差を利用して検知するセン
ス回路を有する半導体装置において、前記第１及び第２
のMOSトランジスタは、それぞれ一個または並列接続さ
れた複数個のトランジスタ領域を有し、かつこれら第1,
第２のMOSトランジスタにおいて、ソースの寄生抵抗と
ドレインのそれとが異なり、かつ前記第1,第２のMOSト
ランジスタ間でチャネル電流の方向が同一であるトラン
ジスタ領域においては、前記ソース及びドレインについ
ての寄生抵抗の異なりかたが同じであることを特徴とす
る。
ンとゲートが互いに交差接続された第１及び第２のMOS
トランジスタにより構成され、それぞれのゲートに入る
電位の差をコンダクタンスの差を利用して検知するセン
ス回路を有する半導体装置において、前記第１及び第２
のMOSトランジスタは、それぞれ一個または並列接続さ
れた複数個のトランジスタ領域を有し、かつこれら第1,
第２のMOSトランジスタにおいて、ソースの寄生抵抗と
ドレインのそれとが異なり、かつ前記第1,第２のMOSト
ランジスタ間でチャネル電流の方向が同一であるトラン
ジスタ領域においては、前記ソース及びドレインについ
ての寄生抵抗の異なりかたが同じであることを特徴とす
る。
本発明によれば、センス回路を構成する第１および第２
のMOSトランジスタがそのソース，ドレイン形成のイオ
ン注入工程での注入方向の傾きの影響を等しく受けるた
め、これらのソース及びドレイン寄生抵抗が等しくな
る。これにより、微細MOSトランジスタ構造を用いてセ
ンス感度の高いセンス回路を実現した半導体装置を得る
ことができる。
のMOSトランジスタがそのソース，ドレイン形成のイオ
ン注入工程での注入方向の傾きの影響を等しく受けるた
め、これらのソース及びドレイン寄生抵抗が等しくな
る。これにより、微細MOSトランジスタ構造を用いてセ
ンス感度の高いセンス回路を実現した半導体装置を得る
ことができる。
以下本発明の実施例を説明する。
第１図は一実施例のセンス回路部のパターン・レイアウ
トである。センス回路の等価回路は先に説明した第４図
と同じである。この実施例では、第１及び第２のMOSト
ランジスタQ1及びQ2をそれぞれ並列接続された二つのト
ランジスタ領域により構成している。即ち連続する多結
晶シリコン膜により形成されたゲート電極111,112の部
分が第１のMOSトランジスタQ1を構成する二つのトラン
ジスタ領域Q11,Q12となっている。またこれと対称的に
レイアウトされた、連続する多結晶シリコン膜により形
成された二つのゲート電極113,114部分が第２のMOSトラ
ンジスタQ2を構成する二つのトランジスタ領域Q21,Q22
となっている。この実施例では各トランジスタ領域のゲ
ー長は全て等しく、またゲート幅も全て等しい。121は
トランジスタ領域Q11及びQ21のソース領域となるn+型層
であり、122はトランジスタ領域Q12及びQ22のソース領
域となるn+型層である。また131はトランジスタ領域Q11
及びQ12のドレイン領域となるn+型層であり、132はトラ
ンジスタ領域Q21及びQ22のドレイン領域となるn+型層で
ある。これらn+型層は従来と同様に、ゲート電極111〜1
14の側壁部に絶縁膜を残した状態でイオン注入を行って
形成される。また図では示さないが、ゲート電極111〜1
14をマスクとしてイオン注入を行って各ソース，ドレイ
ン領域のチャネル領域側端部にn-型層を形成してLDD構
造またはGDD構造とする。センス回路を構成する金属配
線は図では便宜上太線で示してある。
トである。センス回路の等価回路は先に説明した第４図
と同じである。この実施例では、第１及び第２のMOSト
ランジスタQ1及びQ2をそれぞれ並列接続された二つのト
ランジスタ領域により構成している。即ち連続する多結
晶シリコン膜により形成されたゲート電極111,112の部
分が第１のMOSトランジスタQ1を構成する二つのトラン
ジスタ領域Q11,Q12となっている。またこれと対称的に
レイアウトされた、連続する多結晶シリコン膜により形
成された二つのゲート電極113,114部分が第２のMOSトラ
ンジスタQ2を構成する二つのトランジスタ領域Q21,Q22
となっている。この実施例では各トランジスタ領域のゲ
ー長は全て等しく、またゲート幅も全て等しい。121は
トランジスタ領域Q11及びQ21のソース領域となるn+型層
であり、122はトランジスタ領域Q12及びQ22のソース領
域となるn+型層である。また131はトランジスタ領域Q11
及びQ12のドレイン領域となるn+型層であり、132はトラ
ンジスタ領域Q21及びQ22のドレイン領域となるn+型層で
ある。これらn+型層は従来と同様に、ゲート電極111〜1
14の側壁部に絶縁膜を残した状態でイオン注入を行って
形成される。また図では示さないが、ゲート電極111〜1
14をマスクとしてイオン注入を行って各ソース，ドレイ
ン領域のチャネル領域側端部にn-型層を形成してLDD構
造またはGDD構造とする。センス回路を構成する金属配
線は図では便宜上太線で示してある。
第１のMOSトランジスタQ1を構成する二つのトランジス
タ領域Q11とQ12ではチャネル電流の方向は基板上で逆で
ある。同様に第２のMOSトランジスタQ2を構成する二つ
のトランジスタ領域Q21とQ22の間ではチャネル電流の方
向は基板上で逆である。しかし第１のMOSトランジスタQ
1と第２のMOSトランジスタQ2の間でみると、トランジス
タ領域Q11とQ21ではチャネル電流の方向が同じであり、
同様にトランジスタ領域Q12とQ22ではチャネル電流の方
向が同じである。
タ領域Q11とQ12ではチャネル電流の方向は基板上で逆で
ある。同様に第２のMOSトランジスタQ2を構成する二つ
のトランジスタ領域Q21とQ22の間ではチャネル電流の方
向は基板上で逆である。しかし第１のMOSトランジスタQ
1と第２のMOSトランジスタQ2の間でみると、トランジス
タ領域Q11とQ21ではチャネル電流の方向が同じであり、
同様にトランジスタ領域Q12とQ22ではチャネル電流の方
向が同じである。
このようなレイアウトとすれば、ソース，ドレイン形成
のイオン注入工程での注入方向の傾きによる影響はトラ
ンジスタ領域Q11とQ21の間で等しく現われ、同様にトラ
ンジスタ領域Q12とQ22の間で等しく現われる。結局この
実施例によれば、センス回路を構成する第１のMOSトラ
ンジスタQ1と第２のMOSトランジスタQ2の特性は、イオ
ン注入の傾きの影響を等しく受けることになり、同一ゲ
ート電圧が印加された時のコンダクタンスは等しくな
る。
のイオン注入工程での注入方向の傾きによる影響はトラ
ンジスタ領域Q11とQ21の間で等しく現われ、同様にトラ
ンジスタ領域Q12とQ22の間で等しく現われる。結局この
実施例によれば、センス回路を構成する第１のMOSトラ
ンジスタQ1と第２のMOSトランジスタQ2の特性は、イオ
ン注入の傾きの影響を等しく受けることになり、同一ゲ
ート電圧が印加された時のコンダクタンスは等しくな
る。
すなわち、第1,第２のMOSトランジスタQ1,Q2において、
コンダクタンスはチャネル電流の方向によって変わり、
かつ第1,第２のMOSトランジスタ間でチャネル電流の方
向が同一であるトランジスタ領域Q11とトランジスタ領
域Q21,並びにトランジスタ領域Q12とトランジスタ領域Q
22においては、コンダクタンスの変わりかたが同じにな
る。
コンダクタンスはチャネル電流の方向によって変わり、
かつ第1,第２のMOSトランジスタ間でチャネル電流の方
向が同一であるトランジスタ領域Q11とトランジスタ領
域Q21,並びにトランジスタ領域Q12とトランジスタ領域Q
22においては、コンダクタンスの変わりかたが同じにな
る。
言い換えれば、イオン注入によって、第1,第２のMOSト
ランジスタQ1,Q2において、ソースとドレインとの位置
関係がゲートに対して非対称関係に形成され、かつ、第
1,第２のMOSトランジスタ間でチャネル電流の方向が同
一であるトランジスタ領域Q11とトランジスタ領域Q21に
おける上記非対称関係は同じであり、同様にトランジス
タ領域Q12とトランジスタ領域Q22における上記非対称関
係も同じになる。
ランジスタQ1,Q2において、ソースとドレインとの位置
関係がゲートに対して非対称関係に形成され、かつ、第
1,第２のMOSトランジスタ間でチャネル電流の方向が同
一であるトランジスタ領域Q11とトランジスタ領域Q21に
おける上記非対称関係は同じであり、同様にトランジス
タ領域Q12とトランジスタ領域Q22における上記非対称関
係も同じになる。
更に言い換えれば、イオン注入によって、第1,第２のMO
SトランジスタQ1,Q2において、ソースの寄生抵抗とドレ
インのそれとが異なってしまい、かつ第1,第２のMOSト
ランジスタ間でチャネル電流の方向が同一であるトラン
ジスタ領域Q11とトランジスタ領域Q21における上記寄生
抵抗の異なりかたは同じなり、同様にトランジスタ領域
Q12とトランジスタ領域Q22における上記上記寄生抵抗の
異なりかたも同じになる。
SトランジスタQ1,Q2において、ソースの寄生抵抗とドレ
インのそれとが異なってしまい、かつ第1,第２のMOSト
ランジスタ間でチャネル電流の方向が同一であるトラン
ジスタ領域Q11とトランジスタ領域Q21における上記寄生
抵抗の異なりかたは同じなり、同様にトランジスタ領域
Q12とトランジスタ領域Q22における上記上記寄生抵抗の
異なりかたも同じになる。
第２図の実線は、この実施例によるセンス回路の電位差
センス感度のシミュレーション結果を示す。従来例と比
較して優れたセンス感度特性を示すことが明かになって
いる。
センス感度のシミュレーション結果を示す。従来例と比
較して優れたセンス感度特性を示すことが明かになって
いる。
上記実施例では、センス回路を構成する第１及び第２の
MOSトランジスタをそれぞれ二つのトランジスタ領域で
構成したが、本発明はそれぞれ一個のトランジスタ領域
で構成する場合も適用することができる。
MOSトランジスタをそれぞれ二つのトランジスタ領域で
構成したが、本発明はそれぞれ一個のトランジスタ領域
で構成する場合も適用することができる。
第３図はその様な実施例のセンス回路部のレイアウトで
ある。多結晶シリコン膜からなるゲート電極311,312が
それぞれ第1,第２のMOSトランジスタQ1,Q2部を構成す
る。各トランジスタ部のゲート長は等しく，ゲート幅も
等しい。32は共通ソース領域となるn+型層、331,332は
それぞれ第1,第２のMOSトランジスタQ1,Q2のドレイン領
域となるn+型層である。図では省略したがこの実施例で
も、各ドレイン及びソース領域のチャネル領域側端部に
n-型層が形成されてLDD構造またはGDD構造となってい
る。構造プロセスは先の実施例のものと同様である。
ある。多結晶シリコン膜からなるゲート電極311,312が
それぞれ第1,第２のMOSトランジスタQ1,Q2部を構成す
る。各トランジスタ部のゲート長は等しく，ゲート幅も
等しい。32は共通ソース領域となるn+型層、331,332は
それぞれ第1,第２のMOSトランジスタQ1,Q2のドレイン領
域となるn+型層である。図では省略したがこの実施例で
も、各ドレイン及びソース領域のチャネル領域側端部に
n-型層が形成されてLDD構造またはGDD構造となってい
る。構造プロセスは先の実施例のものと同様である。
この実施例の場合、ゲート幅が大きいトランジスタを用
いると先の実施例と比較して細長いパターンとなるが、
他の回路との関係でこの様なパターン・レイアウトが許
されれば問題はない。そしてこの実施例の場合も、各MO
SトランジスタQ1,Q2のチャネル電流方向が同じになるよ
うにレイアウトされているから、ソース，ドレインのイ
オン注入工程での注入方向の傾きは両トランジスタQ1,Q
2に等しく現われる。この結果このセンス回路でも優れ
たセンス感度が得られる。
いると先の実施例と比較して細長いパターンとなるが、
他の回路との関係でこの様なパターン・レイアウトが許
されれば問題はない。そしてこの実施例の場合も、各MO
SトランジスタQ1,Q2のチャネル電流方向が同じになるよ
うにレイアウトされているから、ソース，ドレインのイ
オン注入工程での注入方向の傾きは両トランジスタQ1,Q
2に等しく現われる。この結果このセンス回路でも優れ
たセンス感度が得られる。
本発明は上記実施例で説明したように、素子が微細化さ
れてLDD構造またはGDD構造を導入した場合に特に効果が
大きいが、これらの構造を用いない通常のMOSトランジ
スタ構造の場合に適用しても効果がある。その他本発明
はその趣旨を逸脱しない範囲で種々変形して実施するこ
とができる。
れてLDD構造またはGDD構造を導入した場合に特に効果が
大きいが、これらの構造を用いない通常のMOSトランジ
スタ構造の場合に適用しても効果がある。その他本発明
はその趣旨を逸脱しない範囲で種々変形して実施するこ
とができる。
第１図は本発明の一実施例のセンス回路部のパターン・
レイアウト図、第２図はそのセンス回路の感度特性を従
来例と比較して示す図、第３図は他の実施例のセンス回
路部のパターン・レイアウト図、第４図はMOSトランジ
スタを用いたセンス回路の基本構成を示す図、第５図は
従来のセンス回路のパターン・レイアウト図、第６図は
MOSトランジスタのLDD構造を示す図、第７図はイオン注
入方向の傾きがトランジスタ特性に与える影響を説明す
るための図である。 Q11,Q12……第１のMOSトランジスタ（Q1）のトランジス
タ領域、Q21,Q22……第２のMOSトランジスタ（Q2）のト
ランジスタ領域、111〜114……ゲート電極、121,122…
…n+型層（ソース領域）、131,132……n+型層（ドレイ
ン領域）、311,312……ゲート電極、32……n+型層（ソ
ース領域）、331,332……n+型層（ドレイン領域）。
レイアウト図、第２図はそのセンス回路の感度特性を従
来例と比較して示す図、第３図は他の実施例のセンス回
路部のパターン・レイアウト図、第４図はMOSトランジ
スタを用いたセンス回路の基本構成を示す図、第５図は
従来のセンス回路のパターン・レイアウト図、第６図は
MOSトランジスタのLDD構造を示す図、第７図はイオン注
入方向の傾きがトランジスタ特性に与える影響を説明す
るための図である。 Q11,Q12……第１のMOSトランジスタ（Q1）のトランジス
タ領域、Q21,Q22……第２のMOSトランジスタ（Q2）のト
ランジスタ領域、111〜114……ゲート電極、121,122…
…n+型層（ソース領域）、131,132……n+型層（ドレイ
ン領域）、311,312……ゲート電極、32……n+型層（ソ
ース領域）、331,332……n+型層（ドレイン領域）。
Claims (8)
- 【請求項１】ソースが共通接続され、ドレインとゲート
が互いに交差接続された第１及び第２のMOSトランジス
タにより構成され、それぞれのゲートに入る電位の差を
コンダクタンスの差を利用して検知するセンス回路を有
する半導体装置において、 前記第１及び第２のMOSトランジスタは、それぞれ一個
または並列接続された複数個のトランジスタ領域を有
し、 かつこれら第1,第２のMOSトランジスタ間で、チャネル
電流の方向が同一であるトランジスタ領域のゲート幅が
等しくなるようにレイアウトされ、 かつ前記第1,第２のMOSトランジスタ間で、チャネル電
流の方向が同一であるトランジスタ領域に存在する全て
の各ゲート電極とソース領域とが重なる部分の面積が、
前記チャネル電流の方向が同一であるトランジスタ領域
に存在する全ての各ゲート電極とドレイン領域とが重な
る部分の面積よりも大きいかまたは小さいことを特徴と
する半導体装置。 - 【請求項２】前記第１及び第２のMOSトランジスタは、
ソース及びドレイン領域のチャネル領域側に低不純物濃
度層を有することを特徴とする特許請求の範囲第１項に
記載の半導体装置。 - 【請求項３】ソースが共通接続され、ドレインとゲート
が互いに交差接続された第１及び第２のMOSトランジス
タにより構成され、それぞれのゲートに入る電位の差を
コンダクタンスの差を利用して検知するセンス回路を有
する半導体装置において、 前記第１及び第２のMOSトランジスタは、それぞれ一個
または並列接続された複数個のトランジスタ領域を有
し、これら第1,第２のMOSトランジスタにおいて、コン
ダクタンスはチャネル電流の方向によって変わり、かつ
前記第1,第２のMOSトランジスタ間でチャネル電流の方
向が同一であるトランジスタ領域においては、前記コン
ダクタンスの変わりかたが同じであることを特徴とする
半導体装置。 - 【請求項４】前記第１及び第２のMOSトランジスタは、
ソース及びドレイン領域のチャネル領域側に低不純物濃
度層を有することを特徴とする特許請求の範囲第３項に
記載の半導体装置。 - 【請求項５】ソースが共通接続され、ドレインとゲート
が互いに交差接続された第１及び第２のMOSトランジス
タにより構成され、それぞれのゲートに入る電位の差を
コンダクタンスの差を利用して検知するセンス回路を有
する半導体装置において、 前記第１及び第２のMOSトランジスタは、それぞれ一個
または並列接続された複数個のトランジスタ領域を有
し、これら第1,第２のMOSトランジスタにおいて、ソー
スとドレインとの位置関係がゲートに対して非対称関係
にあり、かつ前記第1,第２のMOSトランジスタ間でチャ
ネル電流の方向が同一であるトランジスタ領域において
は、前記非対称関係は同じものであることを特徴とする
半導体装置。 - 【請求項６】前記第１及び第２のMOSトランジスタは、
ソース及びドレイン領域のチャネル領域側に低不純物濃
度層を有することを特徴とする特許請求の範囲第５項に
記載の半導体装置。 - 【請求項７】ソースが共通接続され、ドレインとゲート
が互いに交差接続された第１及び第２のMOSトランジス
タにより構成され、それぞれのゲートに入る電位の差を
コンダクタンスの差を利用して検知するセンス回路を有
する半導体装置において、 前記第１及び第２のMOSトランジスタは、それぞれ一個
または並列接続された複数個のトランジスタ領域を有
し、かつこれら第1,第２のMOSトランジスタにおいて、
ソースの寄生抵抗とドレインのそれとが異なり、かつ前
記第1,第２のMOSトランジスタ間でチャネル電流の方向
が同一であるトランジスタ領域においては、前記ソース
及びドレインについての寄生抵抗の異なりかたが同じで
あることを特徴とする半導体装置。 - 【請求項８】前記第１及び第２のMOSトランジスタは、
ソース及びドレイン領域のチャネル領域側に低不純物濃
度層を有することを特徴とする特許請求の範囲第７項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15933885A JPH0793370B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15933885A JPH0793370B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220365A JPS6220365A (ja) | 1987-01-28 |
| JPH0793370B2 true JPH0793370B2 (ja) | 1995-10-09 |
Family
ID=15691648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15933885A Expired - Lifetime JPH0793370B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793370B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2747223B2 (ja) * | 1994-06-27 | 1998-05-06 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US5657736A (en) * | 1994-12-30 | 1997-08-19 | Honda Giken Kogyo Kabushiki Kaisha | Fuel metering control system for internal combustion engine |
| CN1082617C (zh) * | 1994-12-30 | 2002-04-10 | 本田技研工业株式会社 | 内燃机的燃料喷射控制装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842952U (ja) * | 1981-09-16 | 1983-03-23 | 株式会社日立製作所 | 半導体装置 |
-
1985
- 1985-07-19 JP JP15933885A patent/JPH0793370B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220365A (ja) | 1987-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |