JPH03290972A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レインＮ極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第１４図は前記従来の薄膜トランジスタメモリの等価回
路図であり、ここでは、１つのメモリトランジスタに対
して２つの選択トランジスタを備えた薄膜トランジスタ
メモリの等価回路を示している。

第１４図において、Ｔ１はメモリトランジスタ、Ｔ２は
メモリトランジスタＴ１の両側に配置された２つの選択
トランジスタであり、メモリトランジスタＴ、のソース
電極Ｓ１は一方の選択トランジスタＴ２のドレイン電極
Ｄ２に接続され、メモリトランジスタＴ１のドレイン電
極り、は他方の選択トランジスタＴ２のソース電極Ｓ２
に接続されている。そして、前記一方の選択トランジス
タＴ２のソース電極Ｓ２はトランジスタメモリのソース
電極Ｓ。とぎれ、他方の選択トランジスタＴ２のドレイ
ン電極Ｄ２はトランジスタメモリのドレイン電極り。と
されており、前記ソース電極Ｓｏは図示しないソースラ
インに接続され、前記ドレイン電極り。は図示しないド
レインラインに接続されている。またメモリトランジス
タＴ１のゲート電極Ｇ１は図示しない第１のゲートライ
ンに接続され、２つの選択トランジスタＴ２のゲート電
極Ｇ２は図示しない第２のゲートラインに共通接続され
ている。なお、前記第１および第２のゲートラインは多
数本平行に配線され、ソースラインおよびドレインライ
ンはゲートラインと直交させて多数本配線されており、
メモリトランジスタＴ１と選択トランジスタＴ２とによ
って構成される薄膜トランジスタメモリは、第１．第２
ゲートラインとソース、ドレインラインとの交差部にそ
れぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第１４図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第１４図
（ａ）に示すように、ソース電極Ｓｏおよびドレイン電
極り。を接地（ＧＮＤ）するとともに、選択トランジス
タＴ２のゲート電極Ｇ２にＯＮ電圧■。Ｎを印加し、メ
モリトランジスタＴ１のゲート電極Ｇ１に書込み電圧＋
ＶＰを印加する。

このような電圧を印加すると、選択トランジスタＴ２か
オンし、メモリトランジスタＴ１のゲート電極Ｇ、とソ
ース、ドレイン電極Ｓ、、Ｄ、との間に書込み電圧＋Ｖ
Ｐがかかって、メモリトランジスタＴ、が書込み状！！
（ＯＦＦ状！りとなる。

また消去時は、第１４図（ｂ）に示すように、ソース電
極Ｓ。およびドレイン電極り。を接地（ＧＮＤ）すると
ともに、選択トランジスタＴ２のゲート電極Ｃ２にＯＮ
電圧Ｖ。Ｎを印加し、メモリトランジスタＴ、のゲート
電極Ｇ、に、書込み電圧子Ｖ、とは逆電位の消去電圧−
■、を印加する。このような電圧を印加すると、選択ト
ランジスタＴ２がオンし、メモリトランジスタＴ１のゲ
ート電極Ｇ、とソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧子ＶＰと逆電位の電位差（−ＶＰ）
が生じて、メモリトランジスタＴ１が消去状態（ＯＮ状
！りとなる。

一方、読出し時は、第１４図（Ｃ）に示すように、メモ
リトランジスタＴ１のゲート電極Ｇ１とソース電極Ｓ。

を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
のゲート電極Ｇ２にＯＮ電圧Ｖ。Ｎを印加し、ドレイン
電極り。に読出し電圧ＶＤを印加する。このような電圧
を印加すると、メモリトランジスタＴ１が消去状態（Ｏ
Ｎ状態）であればドレイン電極り。からソース電極Ｓ。

に電流が流れ、メモリトランジスタＴ、が書込み状態（
ＯＦＦ状態）であれば前記電流は流れないため、ソース
電極Ｓ。からソースラインに流れる電流の有無に応じた
読出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ１に対して
２つの選択トランジスタＴ２を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、１つのメモリトランジスタに対して１つの選択トラ
ンジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、シたがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリ１．／ク
スの集積度を上げることが難しいという問題をもってい
た。しかも、従来の薄膜トランジスタメモリは、メモリ
用薄膜トランジスタのゲート絶縁膜を電荷蓄積機能をも
つ絶縁膜とし、選択用薄膜トランジスタのゲート絶縁膜
を電荷蓄積機能のない絶縁膜としたものであるため、メ
モリ用薄膜トランジスタと選択用薄膜トランジスタとを
それぞれ別工程で製造しなければならず、したがって薄
膜トランジスタメモリの製造に多くの工程数を要すると
いう問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容易に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲト電極を覆って
前記基板上に形成された電荷蓄積機能をもつ下部ゲート
絶縁膜と、この下部ゲート絶縁膜の上に形成された半導
体層と、この半導体層の両側部の上に形成されたソース
、ドレイン電極と、前記半導体層およびソース、ドレイ
ン電極の上に形成された電荷蓄積機能のない上部ゲート
絶縁膜と、この上部ゲート絶縁膜の上に形成された上部
ゲート電極とを備え、前記下部ゲート電極と下部ゲート
絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記下部ゲート電極は、前記基板上
に形成した下部ゲートラインの上に前記半導体層の一部
分に対向させて突出形成して、前記下部ゲート絶縁膜の
前記下部ゲート電極と対向する部分をメモリ領域とし、
前記下部ゲート絶縁膜は、前記基板上に前記下部ゲート
ラインを覆いかつ前記下部ゲート電極の上面を露出させ
る厚さに形成した平坦化絶縁膜の上に形成し、かつ前記
上部ゲート電極は前記半導体層の全体に対向させて形成
するとともに、この上部ゲート電極を、前記上部ゲート
絶縁膜の上に形成されかつ前記メモリ領域に対応する部
分を選択的に酸化させてこの部分を酸化絶縁膜とした下
層金属膜と、この下層金属膜の上にその全面にわたって
形成した上層金属膜とからなる二層電極としたものであ
る。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、下部ゲ
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジスタと共用する選択用薄膜トランジスタを構成し
たものである。この薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを積層
して構成したものであるから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとで構成されるトランジス
タメモリの素子面積を小さくして集積度を上げることが
できるし、また前記半導体層およびソース、ドレイン電
極をメモリ用薄膜トランジスタと選択用薄膜トランジス
タとに共用しているため、少ない工程数で容易に製造す
ることができる。そして、この薄膜トランジスタメモリ
においては、下部ゲート電極を、基板上に形成した下部
ゲートラインの上に半導体層の一部分に対向させて突出
形成して、下部ゲート絶縁膜の下部ゲート電極と対向す
る部分をメモリ領域とするとともに、下部ゲートライン
の上に下部ゲート電極の上面を露出させる厚さに平坦化
絶縁膜を形成して、この平坦化絶縁膜の上に下部ゲート
絶縁膜を形成することにより、半導体層のメモリ領域対
応部分以外の部分と下部ゲートラインとの間の絶縁層を
、平坦化絶縁膜と下部ゲート絶縁膜とからなる厚膜とし
、さらに、上部ゲート電極を、メモリ領域に対応する部
分を酸化絶縁膜とした下層金属膜と、この下層金属膜の
上にその全面にわたって形成した上層金属膜とからなる
二層電極とすることにより、この上部ゲート電極と半導
体層との間の絶縁層を上部ゲート絶縁膜と前記下層金属
膜の酸化絶縁膜とで形成して、この絶縁層の層厚を前記
メモリ領域対応部分の上において厚くしているため、半
導体層の選択用薄膜トランジスタ領域（下部ゲート絶縁
膜のメモリ領域以外の領域に対応する部分）とメモリ用
薄膜トランジスタのゲート電極である下部ゲート電極と
の間（下部ゲートラインとの間）、および半導体層のメ
モリ用薄膜トランジスタ領域（下部ゲート絶縁膜のメモ
リ領域に対応する部分）と選択用薄膜トランジスタのゲ
ート電極である上部ゲート電極との間をそれぞれ確実に
絶縁分離することができる。したがって、この薄膜トラ
ンジスタメモリによれば、選択用薄膜トランジスタがメ
モリ用薄膜トランジスタのゲート電極（下部ゲート電極
）に印加するゲート電圧の影響で誤動作することはなく
、また、メモリ用薄膜トランジスタが選択用薄膜トラン
ジスタのゲート電極（上部ゲート電極）に印加するゲー
ト電圧の影響で誤動作することもないから、半導体層お
よびソース、ドレイン電極を共用するメモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとを積層して構成し
たものでありながら、メモリ用薄膜トランジスタと選択
用薄膜トランジスタとをそれぞれ正常に動作させて安定
した書込み。

消去、読出しを行なうことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第１０図は本発明の第１の実施例を示したもの
で、第１図および第２図は薄膜トランジスタメモリの断
面図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁性基板であり、この基板１
１上には下部ゲート電極Ｇ１ｏが形成されている。この
下部ゲート電極ＧＩＯは、基板１〕上に形成した下部ゲ
ートラインＧＬ、ｏの上に局部的に突出形成されており
、この下部ゲート電極ＧＩＯは、下部ゲートラインＧ　
Ｌ　、ｏと同じ幅に、３０００人の厚さに形成されてい
る。また、前記基板１１上には、下部ゲート電極ＧＩＧ
の上面を除いて下部ゲートラインＧＬ１ｏ全体を覆う平
坦化絶縁膜１２が形成されている。この平坦化絶縁膜１
２は電荷蓄積機能のない絶縁膜からなっており、この平
坦化絶縁膜１２は、その上面が下部ゲート電極ＧＩＯの
上面とほぼ而−になる膜厚に形成されている。そして、
この平坦化絶縁膜１２の上には、前記下部ゲート電極Ｇ
ｌｏを覆う下部ゲート絶縁膜１３が、基板１１のほぼ全
面にわたって形成されている。この下部ゲート絶縁膜１
３はその上層部の全域に電荷蓄積機能をもたせたもので
、この下部ゲート絶縁膜１３は、電荷蓄積機能のないＳ
ｉ　Ｎ　（窒化シリコン）からなる下層絶縁膜１３ａの
上に、Ｓｌ　（シリコン）の組成比を多くして電荷蓄積
機能をもたせたＳｉＮからなるメモリ性絶縁膜１３ｂを
積層した二層膜となっている。

なお、前記下層絶縁膜１３ａの膜厚は１９００人、メモ
リ性絶縁膜１３ｂの膜厚は　１００人である。

この下部ゲート絶縁膜１３の上（メモリ性絶縁膜１３ｂ
の上）には、アモルファスシリコンまたはポリシリコン
からなるｉ型の半導体層１４がトランジスタメモリの素
子形状に対応するパターンに形成されており、この半導
体層１４の両側部の上には、ｎ型半導体（ｎ型不純物を
ドープしたアモルファスシリコンまたはポリシリコン）
からなるオーミックコンタクト層１５を介して、ソース
電極Ｓとドレイン電極りが形成されている。このソース
電極Ｓおよびドレイン電極りはそれぞれ、下部ゲート絶
縁膜１３の上に前記下部ゲートラインＧＬｒｏと直交さ
せて配線したソースラインＳＬおよびドレインラインＤ
Ｌにつながっている。そして、前記半導体層１４および
ソース、ドレイン電極Ｓ、Ｄの上には、基板１１のほぼ
全面にわたりて、電荷蓄積機能のない窒化シリコンから
なる上部ゲート絶縁膜１６が形成されている。この上部
ゲート絶縁膜１６の上には、上部ゲートラインＧＬ２０
が下部ゲートラインＧ　Ｌ　、Ｏと平行に配線されてお
り、この上部ゲートラインＧＬ２ｏのうちの半導体層１
４上の部分は上部ゲート電極Ｇ２０とされている。

そして、前記下部ゲート電極ＧＩＯと、電荷蓄積機能を
もつ下部ゲート絶縁膜１３と、半導体層１４およびソー
ス、ドレイン電極Ｓ、Ｄとは、逆スタガー型のメモリ用
薄膜トランジスタ（以下、メモリトランジスタという）
Ｔｏｏを構成している。

また、このメモリトランジスタＴ１ｏのゲート電極であ
る下部ゲート電極ＧＩＯは、半導体層１４のチャンネル
長方向の中央部（ソース、ドレイン電極Ｓ、Ｄ間の中央
部）に対向させて、半導体層１４のチャンネル長方向幅
のほぼ１／３の幅に形成されており、したがって下部ゲ
ート絶縁膜１３は、下部ゲート電極Ｇ、。と対向する中
央部分だけがメモリ領域となっている。

一方、前記上部ゲート電極Ｇ２０は、半導体層１４の全
体に対向する電極とされており、この上部ゲート電極Ｇ
２゜は、上部ゲート絶縁膜１６の上に形成された下層金
属膜１７と、この下層金属膜１７の上にその全面にわた
って形成された上層金属膜１８とからなる二層電極とさ
れている。この下層金属膜１７と上層金属膜１８は、例
えばＡｎ）（アルミニウム）からなっており、また下層
金属膜１７は、前記下部ゲート絶縁膜１３のメモリ領域
（下部ゲート電極Ｇ、。の対同部分）に対応する部分と
、ソース、ドレイン電極Ｓ、Ｄのほぼ中央に対向する位
置から外側の部分のとを選択的に酸化させてこの部分を
酸化絶縁膜１７ａとしたものとされている。なお、この
下層金属膜１７の酸化絶縁膜１７ｇは上部ゲートライン
ＧＬ２ｏの全長にわたっており、したがって上部ゲート
ラインＧＬ２゜は上層金属膜１８によって形成されてい
る。

すなわち、前記上部ゲート電極Ｇ２０は、実質的には、
半導体層１４の全体に対向する上層金属膜１８の下面（
半導体層１４との対向面）に、前記メモリ領域とソース
電極Ｓとの間、およびメモリ領域とドレイン電極りとの
間の領域に対応させて下層金属膜１７の非酸化部分から
なる突出部を形成したもので、この上部ゲート電極Ｇ２
０と半導体層】４との間を絶縁する絶縁層は、前記上部
ゲート電極Ｇ２ｔｌの下層金属膜１７に選択的に形成し
た酸化絶縁膜１７ａと、上部ゲート絶縁Ｗ！１６とによ
って形成されている。また、前記下層金属膜１７は、そ
の酸化絶縁膜１７ａ部分を含む全体にわたって３０００
人の膜厚に形成され、上部ゲート絶縁膜１６はその全体
にわたって２０００人の膜厚に形成されており、前記下
層金属膜１７の酸化絶縁膜１７ａと上部ゲート絶縁膜１
６とからなる絶縁層の層厚は、半導体層１４のメモリ領
域対応部分に上部ゲート電極Ｇ２０の上層金属膜１８か
らトランジスタをＯＮさせるゲート電圧が印加されるの
を防ぐのに十分な厚さ（５０００人）とされている。ま
た、上部ゲート電極Ｇ２０の突出部（下層金属膜１７の
非酸化部分）と半導体層１４との間は上部ゲート絶縁膜
１６のみで形成されており、この上部ゲート絶縁膜１６
の膜厚は２０００人であるため、上部ゲート電極Ｇ２゜
の突出部からは半導体層１４に十分なゲート電圧を印加
できるようになっている。

そして、前記メモリトランジスタＴ１ｏの上には、前記
半導体層１４およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴＩＯと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ　２０．　Ｔ　２０か形成されている。この２つの選
択トランジスタＴ　２．、　Ｔ　２ｏは、前記半導体層
１４およびソース、ドレイン電極Ｓ、Ｄと、電荷蓄積機
能のない上部ゲート絶縁膜１６と、上部ゲート電極Ｇ２
０とで構成されたコブラナー型薄膜トランジスタであり
、一方の選択トランジスタＴ２゜は、半導体層１４およ
びソース、ドレイン電極Ｓ。

Ｄと、上部ゲート絶縁ＩＮ！１６と、上部ゲート電極Ｃ
ＺＯの一方の突出部とで構成され、他方の選択トランジ
スタＴ２ｏは、前記半導体層１４およびソース、ドレイ
ン電極Ｓ、Ｄと、上部ゲート絶縁膜１６と、上部ゲート
電極Ｇ２０の他方の突出部とで構成されている。

この２つの選択トランジスタＴ　、、、　Ｔ　２ｏは、
そのゲート電極（上部ゲート電極）Ｇ２０の下層金属膜
１７はこれに形成した酸化絶縁膜１７ａ部分で電気的に
分離されているが、上層金属膜１８が半導体層１４の全
体に対向する全面電極であるために、ゲート側で共通接
続されており、またこの両選択トランジスタＴ２０．Ｔ
２゜は、そのソース、ドレイン電極Ｓ、Ｄをメモリトラ
ンジスタＴ、ｏと共用したことによって、メモリトラン
ジスタＴＩＯと直列に接続されている。

さらに、前記上部ゲート電極Ｇ２０の選択トランジスタ
Ｔ２０．　Ｔ０ｎを構成する２箇所の突出部（下層金属
膜１７の非酸化部分）はそれぞれ、下層金属膜１７のメ
モリ領域上の酸化絶縁膜１７ａのチャンネル長方向の幅
を下部ゲート電極ＧＩＯのチャンネル長方向幅より小さ
くすることによって、下部ゲート電極ＧＩＯの両側部に
ラップさせである。

このようにしているのは、メモリトランジスタＴ１ｏと
両選択トランジスタＴ２ｏ、Ｔ２゜との電気的な接続を
確保するためであり、上部ゲート電極Ｇ２０の選択トラ
ンジスタＴ　２．、　Ｔ　２．を構成する突出部を薄膜
（２０００人）の上部ゲート絶縁膜１６を介して下部ゲ
ート電極Ｇ、。にラップさせておけば、半導体層１４の
メモリトランジスタＴ１ｏ領域と選択トランジスタＴ２
ｏ領域との境界部（下部ゲート絶縁膜１３のメモリ領域
に対応する部分の両側部）に、メモリトランジスタＴ、
。のゲート電極（下部ゲート電極）Ｇ＋。からも選択ト
ランジスタＴ　２ｎ。

Ｔ０ｎのゲート電極（上部ゲート電極）Ｇ２ｎからもゲ
ート電圧を印加することができるから、メモリトランジ
スタＴ、。と選択トランジスタＴ２ｏ、Ｔ２゜との両方
をＯＮさせたときに、半導体層１４を介してドレイン電
極りからソース電極Ｓに電流が流れる。なお、この実施
例では、上部ゲート絶縁膜１６のメモリ領域上の膜厚部
分の幅を、下部ゲート電極Ｇ、。の幅のほぼ１／２とし
ているが、この膜厚部分の幅は、下部ゲート電極ＧＩＯ
の幅量下であれば任意の幅でよく、要は、上部ゲート絶
縁膜１６の薄膜部分が下部ゲート電極Ｇ、。の少なくと
も側縁に対向していればよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上にゲート
ラインＧ　Ｌ　、、となる金属膜３０を５００人の厚さ
に堆積させ、その上に下部ゲート電極ＧＩＯとなる金属
膜３１を３０００人の厚さに堆積させる。

なお、下部ゲート電極Ｇ、。となる上層の金属膜３１は
Ｔａ　　（タンタル）等で形成し、ゲートラインＧ　Ｌ
　、ｏとなる下層の金属膜３０は、前記上層の金属Ｍ３
１とエツチングレートの異なる金属、例えばＣｒ　　（
クロム）等で形成する。

次に、第３図（ｂ）に示すように、前記上層の金属膜３
１をフォトリソグラフィ法によりバターニングして下部
ゲート電極Ｇ、。を形成し、次いで前記下層の金属膜３
０をフォトリングラフィ法によりバターニングしてゲー
トラインＧ　Ｌ　ｒ　ｏを形成する。

次に、第３図（ｃ）に示すように、基板１１上の全面に
ＳＩＮまたはＳＯＧ　（スピン・オン・ガラス）等から
なる平坦化絶縁膜１２を下部ゲート電極Ｇ、Ｏの膜厚（
３０００人）より十分厚く（膜面がほぼ甲垣になる厚さ
）に堆積または塗布する。

次に、第３図（ｄ）に示すように、この平坦化絶縁膜１
２をドライエツチングにより下部ゲート電極ＧＩＯの上
面が露出するまでエツチングバックし、下部ゲート電極
Ｇ、。の上面を除いて下部ゲートラインＧ　Ｌ　、、全
体を覆う平坦化絶縁膜１２を形成する。

次に、第３図（ｅ）に示すように、前記平坦化絶縁膜１
２および下部ゲート電極ＧＩＯの上に、下部ゲート絶縁
膜１３の下層絶縁膜（＠荷蓄積機能のないＳｉＮ膜）１
３ａと、電荷蓄積機能をもつメモリ性絶縁膜（Ｓｌの組
成比を多くしたＳｉＮ膜）１３ｂとを、１９００人、１
００人の厚さに連続して順次堆積させて、この下層絶縁
膜１３ａとメモリ性絶縁膜１３ｂとからなる二層の下部
ゲート絶縁膜１３を形成し、その上に、ｉ型アモルファ
スシリコンまたはｉ型ポリシリコンからなる半導体層１
４と、ｎ型半導体（ｎ型アモルファスシリコンまたはｎ
型ポリシリコン）からなるオーミックコンタクト層１５
とを、１０００人、２５０人の厚さに連続して順次堆積
させ、さらにその上に、Ｃｒ等からなるソース、ドレイ
ン電極用金属膜４０を５００人の厚さに堆積させる。

次に、前記ソース、ドレイン電極用金属膜４０をフォト
リソグラフィ法によりバターニングして、第３図（ｆ）
に示すように、前記ソース、ドレイン電極用金属膜４０
からなるソース、ドレイン電極Ｓ、Ｄおよびソース、ド
レインラインＳＬ。

ＤＬを形成し、次いでオーミックコンタクト層１５をソ
ース、ドレイン電極Ｓ、Ｄおよびソース。

ドレインラインＳＬ、ＤＬの形状にパターニングする。

次に、第３図（ｇ）に示すように、前記半導体層１４を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にバターニングして、メモリトランジスタＴ、。を
構成する。なお、この半導体層１４は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｈ）に示すように、基板１１上の全面に
、上部ゲート絶縁膜（電荷蓄積機能のないＳｉＮ膜）１
６を２０００人の厚さに堆積させ、さらにその上に、Ａ
１１を３０００人の厚さに堆積させて上部ゲート電極Ｃ
ＺＯの下層金属膜１７を形成する。

次に、第３図（ｉ）に示すように、前記下層金属膜１７
のうち、下部ゲート絶縁膜１３のメモリ領域（下部ゲー
ト電極ＧＩＯの対向部分）とソース電極Ｓとの間および
前記メモリ領域とドレイン電極りとの間の部分をフォト
レジスト（図示せず）でマスクし、この下層金属膜１７
の他の部分の全域をその全厚にわたって陽極酸化して、
この下層金属膜１７の前記メモリ領域に対応する部分と
、ソース、ドレイン電極ＳＤのほぼ中央に対向する位置
から外側の部分とを、酸化絶縁膜（Ａｌ）２０を膜）１
７ａとする。

次に、第３図（ｊ）に示すように、前記下層金属膜１７
の上の全面にＡ、７７を４０００人の厚さに堆積させて
上部ゲート電極Ｇ２ｏの上層金属膜１８を形成する。そ
してこの後は、この上層金属膜１８と前記下層金属膜１
７をフォトリソグラフィ法によりパターニングして上部
ゲート電極Ｇ２０および上部ゲートラインＧＬ２ｏを形
成し、これにより２つの選択トランジスタＴ２ｏ、Ｔ２
ｏを構成して、薄膜トランジスタメモリを完成する。

なお、この製造方法では、下部ゲート電極Ｇ、。

と平坦化絶縁膜１２を第３図の（ａ）〜（ｄ）に示した
工程で形成しているが、この下部ゲート電極ＧＩＵと平
坦化絶縁膜１２は他の方法で形成することもできる。

すなわち、第４図〜第９図は前記下部ゲート電極ＧＩＯ
と平坦化絶縁膜１２を形成する他の方法を示している。

第４図に示す方法は、下部ゲート電極Ｇ、。および下部
ゲートラインＧ　Ｌ　、ｏを第４図（ａ）、（ｂ）に示
すように前述した方法で形成し、この後、第４図（ｃ）
に示すように、基板１１上の全面に、ＳｉＮ等からなる
平坦化絶縁膜１２を下部ゲート電極Ｇｌ（＋と同じ膜厚
（３０００人）に堆積させ、次いで第４図（ｄ）に示す
ように、この平坦化絶縁膜１２の下部ゲート電極Ｇ、。

を覆う部分をフォトリソグラフィ法によりエツチング除
去して、下部ゲート電極Ｇ、。の上面を除いて下部ゲー
トラインＧＬ＋ｏ全体を覆う平坦化絶縁［１２を形成す
る方法である。

また、第５図に示す方法は、まず第５図（ａ）に示すよ
うに、基板１１上に、ゲートラインＧ　Ｌ　、、となる
Ｃ「等の金属膜３０と、下部ゲート電極Ｇ、。となるＴ
ａ等の金属膜３１とを５００人。

３０００人の厚さに堆積させ、この後、下層の金属膜３
０をフォトリソグラフィ法によりパターニングしてゲー
トラインＧＬ、ｏを形成してから、上層の金属膜３１を
フォトリソグラフィ法により第５図（ｂ）に示すように
パターニングして下部ゲート電極ＧＩＧを形成し、次い
でこの下部ゲート電極ＧＩＤの上のフォトレジスト（金
属膜３１のパターニングに使用したエツチングマスク）
５０を残したまま基板１１上の全面にＳＩＮ等からなる
平坦化絶縁膜１２を第５図（ｃ）に示すように下部ゲー
ト電極Ｇ、。と同じ膜厚（３０００人）に堆積させ、こ
の後に前記フォトレジスト５０を剥離することにより、
このフォトレジスト５０の上に堆積した絶縁膜１２をリ
フト・オフ除去して、第５図（ｄ）に示すような平坦化
絶縁膜１２を形成する方法である。

さらに、第６図に示す方法は、まず第６図（ａ）に示す
ように、基板１１上にゲートラインＧＬ、。

となるＣｒ等の金属膜を５００人の厚さに堆積させ、こ
の金属膜をフォトリソグラフィ法によりパターニングし
てゲートラインＧＬ、ｏを形成した後、話板１１上の全
面に、ＳＩＮ等からなる平坦化絶縁膜１２を、形成する
下部ゲート電極Ｇ１ｏの厚さ（３０００人）に堆積させ
、この後、この平坦化絶縁膜１２のド部ゲート電極形成
領域に対応する部分をフォトリソグラフィ法により第６
図（ｂ）に示すようにエツチング除去し、次いでこの平
坦化絶縁膜１２の上のフォトレジスト５１を残したまま
、第６図（ｃ）に示すように下部ゲート電極ＧＩＯとな
るＴａ等の金属膜３１を３０００人の厚さに堆積させて
、平坦化絶縁膜１２のエツチング除去部分に露出してい
るゲートラインＧ　Ｌ　、、の上に堆積した金属膜３１
で下部ゲート電極Ｇ、。を形成し、この後、前記フォト
レジスト５１を剥離することにより、このフォトレジス
ト５１の上に堆積した金属膜３１をリフト・オフ除去し
て、第６図（ｄ）に示すようにド部ゲート電極ＧＩＧを
完成する方法である。

また、第７図に示す方法は、下部ゲート電極ＧＩｏを二
層の金属膜で形成する方法であり、下部ゲート電極ＣＩ
Ｌ＋と平坦化絶縁膜１２は次のようにして形成する。ま
ず第７図（ａ）に示すように、基板１１上にゲートライ
ンＧＬ、ｏとなるＣｒ等の金属膜３０を５００人の厚さ
に堆積させ、その上に下部ゲート電極ＧＩＯの下層部を
構成する”ｒａ等の第１の金属膜を２０００人の厚さに
堆積させる。次に第７図（ｂ）に示すように、この第１
金属膜３１Ｂをフォトリソグラフィ法により下部ゲート
電極Ｇ、。の形状にパターニングし、次いでその下の金
属膜３０をフォトリソグラフィ法によりパタニングして
ゲートラインＧ　Ｌ　＋　ｏを形成する。次に第７図（
ｃ）に示すように、基板１１上の全面に、ＳｉＮ等から
なる平坦化絶縁膜１２を、形成する下部ゲート電極ＧＩ
Ｏの総局（３０００人）と同じＷ！ＪＶに堆積させる。

次に、この平坦化絶縁膜１２の下部ゲート電極形成領域
に対応する部分をフォトリソグラフィ法により第７図（
ｄ）に示すようにエツチング除去し、次いでこの平坦化
絶縁膜１２の上のフォトレジスト５２を残したまま、第
７図（ｅ）に示すように下部ゲート電極ＧＩＯの上層部
を構成するＴＩ　　（チタン）等の第２の金属膜３１ｂ
を１０００人の厚さに堆積させて、平坦化絶縁膜１２の
エツチング除去部分に堆積した第２金属膜３１ｂとその
ドの前記第２金属膜３１ａとにより総厚さ３０００人の
ド部ゲート電極ＧＩＯを形成する。

この後は、前記フォトレジスト５２を剥離することによ
り、このフォトレジスト５２の上に堆積した第２金属膜
３１ｂをリフト・オフ除去して、第７図（ｆ）に示すよ
うに下部ゲート電極Ｇｌｏを完成する。

また、第８図に示す方法は、まず第８図（ａ）に示すよ
うに、基板１１上にゲートラインＧＬ、。

となるＣｒ’ｌの金属膜を５００人の厚さに堆積させ、
この金属膜をフォトリングラフィ法によりバターニング
してゲートラインＧ　Ｌ　＋　ｏを形成した後、基板１
１上の全面にＳＩＮ等からなる平坦化絶縁膜１２を下部
ゲート電極Ｇｏｏの厚さ（３０００人）に堆積させて、
この平坦化絶縁膜１２の下部ゲート電極形成領域に対応
する部分をフォトリソグラフィ法により第８図（ｂ）に
示すようにエツチング除去し、この後、無電界メツキ法
または電解メツキ法により、平坦化絶縁膜１２のエツチ
ング除去部分に露出しているゲートラインＧ　Ｌ　ｒ　
ｏの上に金属（例えば無電界メツキの場合はＮｉ’：Ｊ
）を３０００人の厚さに析出させて、第８図（ｃ）に示
すように下部ゲート電極Ｇ、。を形成する方法である。

一方、第９図に示す方法は、平坦化絶縁膜１２を金属酸
化物で形成する方法であり、下部ゲート電極ＧＩＯと平
坦化絶縁膜１２は次のようにして形成する。まず第９図
（ａ）に示すように、基板１１上に、ゲートラインＧ　
Ｌ　＋　ｏとなるＣｒ等の金属膜３０と、下部ゲート電
極ＧＩＯとなるＴａ等の金属膜３１とを５００人、　３
０００人の厚さに堆積させ、この両金属膜３０．３１を
フォトリングラフィ法によりゲートラインＧＬ１ｏの形
状にパターニングする。次に、第９図（ｂ）に示すよう
に、上層の金属膜３１の下部ゲート電極Ｇ１ｏとなる部
分の上をフォトレジスト５３でマスクし、この状態で上
層の金属膜３］を陽極酸化して、この金属膜３１の下部
ゲート電極ＧＩＧとなる部分以外の全域を、金属酸化物
（金属膜３１がＴａの場合は’ｒａ　：ｉ　ｏ、　）か
らなる平坦化絶縁膜１２とし、この後フォトレジスト５
３を剥離して、第９図（Ｃ）に示すように下部ゲート電
極Ｇ１ｏと平坦化絶縁膜１２とを完成する。

なお、これら第４図〜第９図の方法で下部ゲート電極Ｇ
、。と平坦化絶縁膜１２を形成する場合も、これ以後は
、第３図の（ｅ）〜（ｊ）に示した工程で薄膜トランジ
スタメモリを製造する。

第１０図は前記薄膜トランジスタメモリの等価回路図で
あり、この薄膜トランジスタメモリは、１つの薄膜トラ
ンジスタの中に、メモリトランジスタＴ１ｏと２つの選
択トランジスタＴ　、、、　　Ｔ　２ｏとを積層して形
成した構成となっている。なお、第１０図では１つの薄
膜トランジスタメモリの等価回路を示しているが、この
薄膜トランジスタメモリは、下部ゲートラインＧＩＯお
よび上部ゲートラインＧ２０とソース、ドレインライン
ＳＬ、ＤＬとの交差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第１０図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第１０図
（ａ）に示すように、ソース電極Ｓおよびドレイン電極
りを接地（ＧＮＤ）するとともに、選択トランジスタＴ
２゜、Ｔ２．のゲート電極Ｇ２０にＯＮ電圧Ｖ。Ｎを印
加し、メモリトランジスタＴ１゜のゲート電極Ｇ、。に
書込み電圧＋Ｖ、を印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ　ｒｏ、　　Ｔ　２０がオンし、メモリトランジスタ
Ｔ、１１のゲート電極ＧＩＬＩとソース、ドレイン電極
Ｓ。

Ｄとの間に書込み電圧十Ｖ、がかかって下部ゲト絶縁膜
〕３のメモリ領域（メモリ性絶縁膜１３ｂのゲート電極
ＧＩＯ対向部）に電荷がトラップされ、メモリトランジ
スタＴ１゜が書込み状態（ＯＦＦ状！３）となる。

また消去時は、第１０図（ｂ）に示すように、ソース電
極Ｓおよびドレイン電極りを接地（ＧＮＤ）するととも
に、選択トランジスタＴ２゜のゲート電極Ｇ２０にＯＮ
電圧ＶＯＮを印加し、メモリトランジスタＴ１ｏのゲー
ト電極ＧＩＯに、書込み電圧＋■、とは逆電位の消去電
圧−■、を印加する。このような電圧を印加すると、選
択トランジスタＴ２０＋　　Ｔ２Ｏがオンし、メモリト
ランジスタＴＩＯのゲート電極ＧＩＧとソース、ドレイ
ン電極Ｓ。

Ｄとの間に書込み電圧＋ｖ１と逆電位の電位差（Ｖｒ）
が生じて下部ゲート絶縁膜１３のメモリ領域にトラップ
されている電荷が放出され、メモリトランジスタＴＩＯ
が消去状態（ＯＮ状Ｂ）となる。

一方、読出し時は、第１０図（Ｃ）に示すように、メモ
リトランジスタＴ、。のゲート電極ＧＩＯとソース電極
Ｓを接地（ＧＮＤ）するとともに、選択トランジスタ”
　２０＋　Ｔ　２０のゲート電極Ｇ２ｏにＯＮ［圧Ｖ。

Ｎを印加し、ドレイン電極りに読出し電圧ＶＤを印加す
る。このような電圧を印加すると、メモリトランジスタ
Ｔ、ｏが消去状態（ＯＮ状態）であればドレイン電極り
からソース電極Ｓに電流が流れ、メモリトランジスタＴ
１ｏが書込み状態（ＯＦＦ状態）であれば前記電流は流
れないため、ソース電極Ｓからソースラインに流れる電
流の有無に応じた読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極ＧＩＯと電荷蓄積機能をもつ下部ゲート絶縁膜１３
と半導体層１４およびソース、ドレイン電極Ｓ、Ｄとを
積層して構成したメモリトランジスタＴｌｏの上に、電
荷蓄積機能のない上部ゲート絶縁膜１６と上部ゲート電
極Ｇ２０とを積層して、前記半導体層１４およびソース
、ドレイン電極Ｓ、ＤをメモリトランジスタＴ１ｏと共
用する２つの選択トランジスタＴ２０．Ｔ２゜を構成し
たものである。

そして、この薄膜トランジスタメモリは、メモリトラン
ジスタＴ１ｏと選択用薄膜トランジスタＴ２．．　Ｔ２
．とを積層して構成したものであるから、メモリトラン
ジスタＴＩＯと選択トランジスタＴ　２０＋Ｔ２ｏとで
構成されるトランジスタメモリの素子面積を小さくして
集積度を上げることができる。またこの薄膜トランジス
タメモリでは、前記半導体層１４およびソース、ドレイ
ン電極Ｓ、ＤをメモリトランジスタＴ、。と選択トラン
ジスタＴ　２ｏ。

Ｔ２Ｏとに共用しているため、前述したような少ない工
程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、下部
ゲート電極ＧＩＯを、基板ｌｌ上に形成した下部ゲート
ラインＧ　Ｌ　、ｏの上に半導体層１４の一部分に対向
させて突出形成して、下部ゲート絶縁膜１３の下部ゲー
ト電極ＧＩＯと対向する部分をメモリ領域とするととも
に、下部ゲートラインＧＬ＋ｏの上に下部ゲート電極Ｇ
、。の上面を露出させる厚さに平坦化絶縁膜１２を形成
して、この平坦化絶縁膜１２の上に下部ゲート絶縁膜１
３を形成することにより、半導体層１４のメモリ領域対
応部分以外の部分と下部ゲートラインＧ　Ｌ　、ｏとの
間の絶縁層を、平坦化絶縁膜１２と下部ゲート絶縁膜１
３とからなる厚膜とし、さらに、上部ゲート電極Ｇ２０
を、前記メモリ領域に対応する部分を酸化絶縁膜１７ａ
とした下層金属膜１７とこの下層金属膜１７の上にその
全面にわたって形成した上層金属膜１８とからなる二層
電極とすることにより、この上部ゲート電極Ｇ２゜と半
導体層１４との間の絶縁層を上部ゲート絶縁膜１６と前
記下層金属膜１７の酸化絶縁膜１７ａとで形成して、こ
の絶縁層の層厚を半導体層１４のメモリ領域対応部分の
上において厚くしているため、半導体層１４の選択トラ
ンジスタＴｏｏ領域とメモリトランジスタＴＩＯのゲー
ト電極である下部ゲート電極Ｇ１ｏとの間（下部ゲート
ラインＧ　Ｌ　、ｏとの間）、および半導体層１４のメ
モリトランジスタＴ１ｏ領域（下部ゲート絶縁膜１３の
メモリ領域に対応する部分）と選択トランジスタＴ　２
（１＋　　Ｔ　２ｏのゲート電極である上部ゲート電極
Ｇ２０との間をそれぞれ確実に絶縁分離することができ
る。したがって、この薄膜トランジスタメモリによれば
、選択トランジスタＴ１ｏがメモリトランジスタＴ１ｏ
のゲート電極（下部ゲート電極）Ｇ、。に印加するゲー
ト電圧の影響で誤動作することはなく、また、メモリト
ランジスタＴＩＯか選択トランジスタＴ　ｚｏ、　　Ｔ
　２゜のゲート電極（上部ゲート電極）Ｇ２．に印加す
るゲート電圧の影響で誤動作することもないから、半導
体層１４およびソース、ドレイン電極ＳＤを共用するメ
モリトランジスタＴ１ｏと選択トランジスタＴ　２０＋
　Ｔ　２ｏとを積層して構成したものでありながら、メ
モリトランジスタＴ、ｏと選択トランジスタＴ２ｏ、　
Ｔ２Ｏとをそれぞれ正常に動作させて安定した書込み、
消去、読出しを行なうことができる。

また、この薄膜トランジスタメモリでは、上部ゲート電
極Ｇ２０の下層金属膜１７を、ソース、ドレイン電極Ｓ
、Ｄのほぼ中央に対向する位置から外側の部分において
も酸化させてこの部分も酸化絶縁ｌ　１７　ａとしてい
るため、上部ゲート電極Ｇ２０とソース、ドレイン電極
Ｓ、Ｄとの間の絶縁層も下層金属膜１７の酸化絶縁膜１
７ａと上部ゲート絶縁膜１６とからなる厚膜であり、し
たがって、上部ゲート電極Ｇ２０とソース、ドレイン電
極Ｓ、Ｄとの間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ１ｏに対して２つの選択トランジ
スタＴ２ｏを備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第１１図〜第１３図は本発明の第２の実施例を示してい
る。この実施例の薄膜トランジスタメモリは、１つのメ
モリトランジスタＴＩＯに対して１つの選択トランジス
タＴ２０を備えたもので、第１１図および第１２図は薄
膜トランジスタメモリの断面図および平面図であり、第
１３図は薄膜トランジスタメモリの等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴＩＯのゲート電極である下部ゲート電極ＧＩＯ
を、基板１１上に形成した下部ゲートラインＧＬ、ｏの
上に〒導体層１４の一部分に対向させて突出形成して、
下部ゲート絶縁膜１３の下部ゲート電極Ｇｏｏと対向す
る部分をメモリ領域とし、下部ゲート絶縁膜１３は、基
板１コ上に下部ゲートラインＧＬ１ｏを覆いかつ下部ゲ
ート電極Ｇ１ｏの上面を露出させる厚さに形成した平坦
化絶縁膜１２の上に形成し、かつ選択トランジスタＴ２
ｏのゲート電極である上部ゲート電極Ｇ２ｏは半導体層
１４の全体に対向させて形成するとともに、この上部ゲ
ート電極Ｇ２０を、上部ゲート絶縁膜］６の上に形成さ
れかつ前記メモリ領域に対応する部分を選択的に酸化さ
せてこの部分を酸化絶縁膜１７ａとした下層金属膜１７
と、この下層金属膜１７の上にその全面にわたって形成
した上層金属膜１８とからなる二層電極としたもので、
メモリトランジスタＴ１ｏは、下部ゲート電極ＧＩＯと
、下部ゲート絶縁膜１３と、半導体層１４およびソース
、ドレイン電極Ｓ、Ｄとによって構成され、選択トラン
ジスタＴ２ｏは、前記半導体層１４およびソース、ドレ
イン電極Ｓ、Ｄと、上部ゲート絶縁膜１６と、上部ゲー
ト電極Ｇ２０とによって構成されている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２（ｌを１つとしたたけて、基本的な構成
は前記第１の実施例と変わらないから、詳細な構造の説
明は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものである。この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース１　ドレイン電極をメモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとに共用しているた
め、少ない工程数で容易に製造することができる。そし
て、この薄膜トランジスタメモリにおいては、下部ゲー
ト電極を、基板上に形成した下部ゲートラインの上に半
導体層の一部分に対向させて突出形成して、下部ゲート
絶縁膜の下部ゲート電極と対向する部分をメモリ領域と
するとともに、下部ゲートラインの上に下部ゲート電極
の上面を露出させる厚さに平坦化絶縁膜を形成して、こ
の平坦化絶縁膜の上に下部ゲート絶縁膜を形成すること
により、半導体層のメモリ領域対応部分以外の部分と下
部ゲートラインとの間の絶縁層を、十坦化絶縁膜と一ド
部ゲート絶縁膜とからなる厚膜とし、さらに、上部ゲー
ト電極は半導体層の全体に対向させて形成するとともに
、この上部ゲート電極を、上部ゲート絶縁膜の上に形成
されかつ前記メモリ領域に対応する部分を選択的に酸化
させてこの部分を酸化絶縁膜とした下層金属膜と、この
下層金属膜の上にその全面にわたって形成した上層金属
膜とからなる二層電極とすることにより、この上部ゲー
ト電極と半導体層との間の絶縁層を上部ゲート絶縁膜と
前記下層金属膜の酸化絶縁層とで形成して、この絶縁層
の層厚を前記メモリ領域対応部分の上において厚くして
いるため、半導体層の選択用薄膜トランジスタ領域（下
部ゲート絶縁膜のメモリ領域以外の領域に対応する部分
）とメモリ用薄膜トランジスタのゲート電極である上部
ゲート電極との間（下部ゲートラインとの間）、および
半導体層のメモリ用薄膜トランジスタ領域（下部ゲート
絶縁膜のメモリ領域に対応する部分）と選択用薄膜トラ
ンジスタのゲート電極である上部ゲート電極との間をそ
れぞれ確実に絶縁分離することができる。したがって、
この薄膜トランジスタメモリによれば、選択用薄膜トラ
ンジスタがメモリ用薄膜トランジスタのゲート電極（下
部ゲート電極）に印加するゲート電圧の影響で誤動作す
ることはなく、また、メモリ用薄膜トランジスタが選択
用薄膜トランジスタのゲート電極（上部ゲート電極）に
印加するゲート電圧の影響で誤動作することもないから
、１導体層およびソース、ドレイン電極を共用するメモ
リ用薄膜トランジスタと選択用薄膜トランジスタとを積
層して構成したものでありながら、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとをそれぞれ正常に動
作させて安定した書込み、消去。

読出しを行なうことができる。

【図面の簡単な説明】

第１図〜第１０図は本発明の第１の実施例を示したもの
で、第１図および第２図は薄膜トランジスタメモリの断
面図および平面図、第３図は薄膜成力法をホす工程図、
第１０図は薄膜トランジスタメモリの等価回路図である
。第１１図〜第１３図は本発明の第２の実施例を示した
もので、第１１図および第１２図は薄膜トランジスタメ
モリの断面図および平面図、第１３図は薄膜トランジス
タメモリの等価回路図である。第１４図は従来の薄膜ト
ランジスタメモリの等価回路図である。 １１・・・基板、Ｔ１０・・・メモリ用薄膜トランジス
タ、Ｔ２ｏ・・・選択用薄膜トランジスタ、Ｇ　Ｌ　、
。・・・下部ゲートライン、ＧＩＯ・・・下部ゲート電
極、１２・・・平坦化絶縁膜、１３・・・下部ゲート絶
縁膜、１４・・・半導体層、１５・・・オーミックコン
タクト層、Ｓ・・・ソース電極、Ｄ・・・ドレイン電極
、１６・・・上部ゲート絶縁膜、Ｇ２０・・・上部ゲー
ト電極、１７・・・下層金属膜、１７ａ・・・酸化絶縁
膜、１８・・・上層金属膜。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層と、この半導体層の両側部の上
   に形成されたソース、ドレイン電極と、前記半導体層お
   よびソース、ドレイン電極の上に形成された電荷蓄積機
   能のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の
   上に形成された上部ゲート電極とを備え、前記下部ゲー
   ト電極と下部ゲート絶縁膜と半導体層およびソース、ド
   レイン電極とでメモリ用薄膜トランジスタを構成し、前
   記半導体層およびソース、ドレイン電極と上部ゲート絶
   縁膜と上部ゲート電極とで選択用薄膜トランジスタを構
   成するとともに、前記下部ゲート電極は、前記基板上に
   形成した下部ゲートラインの上に前記半導体層の一部分
   に対向させて突出形成して、前記下部ゲート絶縁膜の前
   記下部ゲート電極と対向する部分をメモリ領域とし、前
   記下部ゲート絶縁膜は、前記基板上に前記下部ゲートラ
   インを覆いかつ前記下部ゲート電極の上面を露出させる
   厚さに形成した平坦化絶縁膜の上に形成し、かつ前記上
   部ゲート電極は前記半導体層の全体に対向させて形成す
   るとともに、この上部ゲート電極を、前記上部ゲート絶
   縁膜の上に形成されかつ前記メモリ領域に対応する部分
   を選択的に酸化させてこの部分を酸化絶縁膜とした下層
   金属膜と、この下層金属膜の上にその全面にわたって形
   成した上層金属膜とからなる二層電極としたことを特徴
   とする薄膜トランジスタメモリ。