JPH03293773A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第９図は前記従来の薄膜トランジスタメモリの等価回路
図であり、ここでは、１つのメモリトランジスタに対し
て２つの選択トランジスタを備えた薄膜トランジスタメ
モリの等価回路を示している。

第９図において、Ｔ１はメモリトランジスタ、Ｔ２はメ
モリトランジスタＴ、の両側に配置された２つの選択ト
ランジスタであり、メモリトランジスタＴ１のソース電
極Ｓ１は一方の選択トランジスタＴ２のドレイン電極Ｄ
２に接続され、メモリトランジスタＴ１のドレイン電極
Ｄ１は他方の選択トランジスタＴ２のソース電極Ｓ２に
接続されている。そして、前記一方の選択トランジスタ
Ｔ２のソース電極Ｓ２はトランジスタメモリのソース電
極Ｓ。とされ、他方の選択トランジスタＴ２のドレイン
電極Ｄ２はトランジスタメモリのドレイン電極Ｄ０とさ
れており、前記ソース電極Ｓｏは図示しないソースライ
ンに接続され、前記ドレイン電極り。は図示しないドレ
インラインに接続されている。またメモリトランジスタ
Ｔ１のゲート電極Ｇ１は図示しない第１のケートライン
に接続され、２つの選択トランジスタＴ２のゲート電極
Ｇ２は図示しない第２のゲートラインに共通接続されて
いる。なお、前記第１および第２のゲートラインは多数
本平行に配線され、ソースラインおよびドレインライン
はゲートラインと直交させて多数本配線されており、メ
モリトランジスタＴ１と選択トランジスタＴ２とによっ
て構成される薄膜トランジスタメモリは、第１．第２ゲ
ートラインとソース、ドレインラインとの交差部にそれ
ぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第９図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第９図（
ａ）に示すように、ソース電極Ｓ。およびドレイン電極
り。を接地（Ｇ　Ｎ　Ｄ）するとともに、選択トランジ
スタＴ２のゲート電極Ｇ２にＯＮ電圧Ｖ。Ｎを印加し、
メモリトランジスタＴ１のゲート電極Ｇ１に書込み電圧
子ｖＰを印加する。

このような電圧を印加すると、選択トランジスタＴ２か
オンし、メモリトランジスタＴ１のゲート電極Ｇ１とソ
ース、ドレイン電極Ｓ、、Ｄ、との間に書込み電圧＋ｖ
Ｐがかかって、メモリトランジスタＴ１か書込み状態（
ＯＦＦ状態）となる。

また消去時は、第９図（ｂ）に示すように、ソース電極
Ｓ。およびドレイン電極り。を接地（ＧＮＤ）するとと
もに、選択トランジスタＴ２のゲー）［極Ｇ２にＯＮ電
圧Ｖ。Ｎを印加し、メモリトランジスタＴ、のゲート電
極Ｇ１に、書込み電圧＋ＶＰとは逆電位の消去電圧−■
、を印加する。このような電圧を印加すると、選択トラ
ンジスタＴ２がオンし、メモリトランジスタＴ１のゲー
ト電極Ｇ、とソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧＋Ｖ、と逆電位の電位差（−Ｖｐ　
）が生じて、メモリトランジスタＴ１が消去状態（ＯＮ
状態）となる。

一方、読出し時は、第９図（ｃ）に示すように、メモリ
トランジスタＴ１のゲート電極Ｇ１とソース電極Ｓ。を
接地（ＧＮＤ）するとともに、選択トランジスタＴ２の
ゲート電極Ｇ２にＯＮ電圧ＶＯＮを印加し、ドレイン電
極り。に読出し電圧ＶＤを印加する。このような電圧を
印加すると、メモリトランジスタＴ、が消去状態（ＯＮ
状態）であればドレイン電極り。からソース電極Ｓ。に
電流が流れ、メモリトランジスタＴ、が書込み状態（Ｏ
ＦＦ状態）であれば前記電流は流れないため、ソース電
極Ｓ。からソースラインに流れる電流の有無に応じた読
出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ１に対して
２つの選択トランジスタＴ２を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、１つのメモリトランジスタに対して１つの選択トラ
ンジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、したがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。

しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容易に製造するこ
とかできる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆っ
て前記基板上に形成された電荷蓄積機能をもつ下部ゲー
ト絶縁膜と、この下部ゲート絶縁膜の上に形成された半
導体層と、この半導体層の両側部の上に形成されたソー
ス、ドレイン電極と、前記半導体層およびソース、ドレ
イン電極の上に形成された電荷蓄積機能のない上部ゲー
ト絶縁膜と、この上部ゲート絶縁膜の上に形成された上
部ゲート電極とを備え、前記下部ゲート電極と下部ゲー
ト絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ケート
絶縁膜と上部ゲート電極とで選択用落脱トランジスタを
構成するとともに一１前記基板上に前記半導体層の一部
分に対向させて突出膜を形成し、前記基板上に前記突出
膜を乗越えさせて形成したｔ部ゲートラインの突出脱果
越え部を前記下部ゲート電極として、前記下部ゲート絶
縁膜の前記Ｆ部ゲート電極と対向する部分をメモリ領域
とし、前記下部ゲート絶縁膜は、前記基板上に前記下部
ゲートラインを覆いかつ前記下部ゲート電極の上面を露
出させる厚さに形成した平坦化絶縁膜の上に形成し、か
つ前記上部ゲート電極は前記半導体層の全体に対向させ
て形成するとともに、前記上部ケート絶縁膜を、前記半
導体層の全体を覆う下層絶縁膜と、この下層絶縁膜の表
面全体に形成されたエツチングストッパ用絶縁膜と、こ
のエツチングストッパ用絶縁膜の上に前記メモリ領域に
対応させて形成された上層絶縁膜とからなる積層膜とし
たものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、下部ゲ
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジスタと共用する選択用薄膜トランジスタを構成し
たものであり、この薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを積層
して構成したものであるから、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとで構成されるトランジス
タメモリの素子面積を小さくして集積度を上げることが
できるし、また前記半導体層およびソース、ドレイン電
極をメモリ用薄膜トランジスタと選択用薄膜トランジス
タとに共用しているため、少ない工程数で容易に製造す
ることができる。

そして、この薄膜トランジスタメモリにおいては、基板
上に半導体層の一部分に対向させて突出膜を形成し、こ
の基板上に前記突出膜を乗越えさせて形成した下部ゲー
トラインの突出脱果越え部を前記下部ゲート電極として
、下部ゲート絶縁膜の下部ゲート電極と対向する部分を
メモリ領域とするとともに、下部ゲートラインの上に下
部ゲート電極の上面を露出させる厚さに平坦化絶縁膜を
形成して、この平坦化絶縁膜の上に下部ゲート絶縁膜を
形成することにより、半導体層のメモリ領域対応部分以
外の部分と下部ゲートラインとの間の絶縁層を、平坦化
絶縁膜と下部ゲート絶縁膜とからなる厚膜とし、さらに
、半導体層と上部ゲート電極との間の上部ゲート絶縁膜
を、半導体層の全体を覆う下層絶縁膜とその表面全体に
形成したエツチングストッパ用絶縁膜とその上に前記メ
モリ領域に対応させて形成した上層絶縁膜とからなる積
層膜とすることにより、この上部ゲート絶縁膜の膜厚を
半導体層のメモリ領域対応部分の上において厚くしてい
るため、半導体層の選択用薄膜トランジスタ領域（下部
ゲート絶縁膜のメモリ領域以外の領域に対応する部分）
とメモリ用薄膜トランジスタのゲート電極である下部ゲ
ート電極との間（下部−ゲートラインとの間）、および
半導体層のメモリ用薄膜トランジスタ領域（下部ゲート
絶縁膜のメモリ領域に対応する部分）と選択用薄膜トラ
ンジスタのゲート電極である上部ゲート電極との間をそ
れぞれ確実に絶縁分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用薄膜トランジスタのゲ
ート電極（下部ゲート電極）に印加するゲート電圧の影
響で誤動作することはなく、また、メモリ用薄膜トラン
ジスタが選択用薄膜トランジスタのゲート電極（上部ゲ
ート電極）に印加するゲート電圧の影響で誤動作するこ
ともないから、半導体層およびソース、ドレイン電極を
共用するメモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとを積層して構成したものでありながら、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ正常に動作させて安定した書込み、消去、読出しを
行なうことができる。

しかも本発明では、上部ゲート絶縁膜を、下層絶縁膜の
表面全体にエツチングストッパ用絶縁膜を形成しその上
に上層絶縁膜を形成した積層膜としているため、上層絶
縁膜を前記メモリ領域に対応する形状にパターニングす
るエツチング時に下層絶縁膜がダメージを受けることは
なく、したがって、膜厚を半導体層のメモリ領域対応部
分の上において厚くした前記上部ゲート絶縁膜を歩留よ
く形成して、薄膜トランジスタメモリの信頼性を向上さ
せることかできる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁性基板であり、この基板１
１上には下部ゲート電極ＧＩＯが形成されている。この
下部ゲート電極Ｇ、。は、基板１１上に形成した下部ゲ
ートラインＧＬ１ｏの一部により、下部ゲートラインＧ
Ｌ＋ｏの上方に突出させて形成されている。すなわち、
前記下部ゲートラインＧＬ、ｏは、基板１１上に下部ゲ
ート電極Ｇ１ｏの形成部分に対応させて形成した厚膜の
突出膜１２を乗越えさせて形成されており、下部ゲート
電極Ｇ１ｏは、下部ゲートラインＧ　Ｌ　、、の突出膜
乗越え部によって形成されている。なお、前記突出膜１
２は、例えば５ｊＮ（窒化シリコン）等の絶縁膜あるい
はＴａ　　（タンタル）等の金属膜によって３０００人
の厚さに形成されており、下部ゲート電極Ｇ１゜は、基
板１１上の下部ゲートラインＧＬ１ｏより突出膜１２の
厚さ（３０００人）だけ突出している。

また、前記基板１１上には、下部ゲート電極Ｇ１ｏの上
面を除いて下部ゲートラインＧ　Ｌ　ｔｏ全全体覆う平
坦化絶縁膜１３が形成されている。この平坦化絶縁膜１
３は電荷蓄積機能のない絶縁膜からなっており、この平
坦化絶縁膜１３は、その上面が下部ゲート電極Ｇｌｏの
上面とほぼ面一になる膜厚に形成されている。

そして、この平坦化絶縁膜１３の上には、前記下部ゲー
ト電極ＧＩＯを覆う下部ゲート絶縁膜１４が、基板１１
のほぼ全面にわたって形成されている。この下部ゲート
絶縁膜１４はその上層部の全域に電荷蓄積機能をもたせ
たもので、この下部ゲート絶縁膜１４は、電荷蓄積機能
のないＳＩＮからなる下層絶縁膜１４ａの上に、Ｓｌ（
シリコン）の組成比を多くして電荷蓄積機能をもたせた
ＳｉＮからなるメモリ性絶縁膜１４ｂを積層した二層膜
となっている。なお、前記下層絶縁膜１４ａの膜厚は１
９００人、メモリ性絶縁膜１４ｂの膜厚は１００人であ
る。この下部ゲート絶縁膜１４の上（メモリ性絶縁１１
１１１４ｂの上）には、アモルファスシリコンまたはポ
リシリコンからなるｉ型の半導体層１５がトランジスタ
メモリの素子形状に対応するパターンに形成されており
、この半導体層１５の両側部の上には、ｎ型半導体（ｎ
型不純物をドープしたアモルファスシリコンまたはポリ
シリコン）からなるオーミックコンタクト層１６を介し
て、ソース電極Ｓとドレイン電極りが形成されている。

このソース電極Ｓおよびドレイン電極りはそれぞれ、下
部ゲート絶縁膜１４の上に前記下部ゲートラインＧＬ１
ｏと直交させて配線したソースラインＳＬおよびドレイ
ンラインＤＬにつながっている。

また、前記半導体層１５およびソース、ドレイン電極Ｓ
、Ｄの上には、基板１１のほぼ全面にわたって、電荷蓄
積機能のない窒化シリコンからなる上部ゲート絶縁膜１
７が形成されている。この上部ゲート絶縁膜１７の上に
は、上部ゲートラインＧ　Ｌ　２０か下部ゲートライン
Ｇ　Ｌ　ｒ　ｏと平行に配線されており、この上部ゲー
トラインＧＬ２ｏのうちの半導体層１５上の部分は上部
ゲート電極Ｇ２０とされている。

そして、前記下部ゲート電極Ｇ１ｏと、電荷蓄積機能を
もつ下部ゲート絶縁膜１４と、半導体層１５およびソー
ス、ドレイン電極Ｓ、Ｄとは、逆スタガー型のメモリ用
薄膜トランジスタ（以下、メモリトランジスタという）
Ｔｏｏを構成している。

また、このメモリトランジスタＴ１ｏのゲート電極であ
る下部ゲート電極Ｇ１゜は、半導体層１５のチャンネル
長方向の中央部（ソース、ドレイン電極Ｓ、Ｄ間の中央
部）に対向させて、半導体層１５のチャンネル長方向幅
のほぼ１／３の幅に形成されており、したかって下部ゲ
ート絶縁膜１４は、下部ゲート電極ＧＩＯと対向する中
央部分だけがメモリ領域となっている。

一方、上部ゲート電極Ｇ２０は、半導体層１５の全体に
対向する電極とされており、この上部ゲート電極Ｇ２０
と半導体層１５との間の上部ゲート絶縁膜１７は、下部
ゲート絶縁膜１４のメモリ領域（下部ケート電極Ｇ１ｏ
の対向部分）上の部分と、ソース、ドレインラインＳ、
Ｄのほぼ中央に対向する位置から外側の部分の膜厚を厚
くし、前記メモリ領域とソース電極Ｓとの間およびメモ
リ領域とドレイン電極りとの間の部分の膜厚をそれぞれ
薄くした絶縁膜とされている。

すなわち、この上部ゲート絶縁膜１７は、半導体層１５
の全体を覆う下層絶縁膜１７ａと、この下層絶縁膜１７
ａの表面全体に形成されたエッチングストッパ用絶縁膜
１７ｂと、このエツチングストッパ用絶縁膜１７ｂの上
に前記メモリ領域およびソース、ドレイン電極Ｓ、Ｄの
ほぼ中央から外側の部分にそれぞれ対応させて形成され
た上層絶縁膜１７ｃとからなる積層膜とされており、前
記下層絶縁膜１７ａと上層絶縁膜１７ｃは例えば電荷蓄
積機能のないＳｉＮで形成され、エツチングストッパ用
絶縁膜１７ｂは例えばＡＮ２０３（アルミナ）で形成さ
れている。また、下層絶縁膜１７ａの膜厚は１９００人
、エツチングストッパ用絶縁１１１１１７ｂの膜厚は１
００人、上層絶縁膜１７ｃの膜厚は８０００人とされて
おり、この上部ゲート絶縁膜１７の厚膜部分（下層絶縁
膜１７ａとエツチングストッパ用絶縁膜１７ｂと上層絶
縁膜１７ｃとからなる三層膜部分）の膜厚は、半導体層
１５のメモリ領域対応部分に上部ゲート電極Ｇ２０から
ゲート電圧が印加されるのを防ぐのに十分な膜厚（５０
００人）とされ、上部ゲート電極ＣＺＯの薄膜部分（下
層絶縁膜１７ａとエツチングストッパ用絶縁膜１７ｂと
からなる二層膜部分）の膜厚は、半導体層１５に上部ゲ
ート電極Ｇ２０から十分なゲート電圧を印加できる膜厚
（２０００人）とされている。

なお、この上部ゲート絶縁膜１７の膜厚部分は、ソース
、ドレインラインＳＬ、ＤＬの長さ方向における絶縁膜
全長に形成されている。

そして、前記メモリトランジスタＴ１ｏの上には、前記
半導体層１５およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴ１ｏと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ０ｎ、　Ｔ０ｎが形成されている。この２つの選択ト
ランジスタＴ２ｏ、Ｔ２ｏは、前記半導体層１５および
ソース、ドレイン電極Ｓ、Ｄと、電荷蓄積機能のない上
部ゲート絶縁膜１７と、上部ゲート電極Ｇ２ｏとで構成
されたコブラナー型薄膜トランジスタであり、一方の選
択トランジスタＴ２゜は、半導体層１５およびソース、
ドレイン電極Ｓ。

Ｄと、上部ゲート絶□縁膜１７の一方の薄膜部分と、上
部ゲート電極Ｇ２ｏとで構成され、他方の選択トランジ
スタＴ２ｏは、前記半導体層１５およびソース、ドレイ
ン電極Ｓ、Ｄと、上部ゲート絶縁膜１７の他方の薄膜部
分と、上部ゲート電極Ｇ２０とで構成されている。

この２つの選択トランジスタＴ　２０＋　７２．は、そ
のゲート電極（上部ゲート電極）Ｇ２０を半導体層１５
の全体に対向する電極としたことによってゲート側で共
通接続されており、またこの両選択トランジスタＴ２Ｏ
１７２０は、そのソース、ドレイン電極Ｓ、Ｄをメモリ
トランジスタＴｌｏと共用したことによって、メモリト
ランジスタＴ、。と直列に接続されている。

さらに、前記上部ゲート絶縁膜１７の選択トランジスタ
Ｔ、ｕ、Ｔ２ｏを構成する２箇所の薄膜部分はそれぞれ
、下部ゲート絶縁膜１４のメモリ領域に対応する膜厚部
分のチャンネル長方向の幅を下部ゲート電極Ｇ１゜のチ
ャンネル長方向幅より小さ（することによって、下部ゲ
ート電極ＧＩＯの両側部にラップさせである。このよう
にしているのは、メモリトランジスタＴ、。と両選択ト
ランジスタ”　２０１　Ｔ　２゜との電気的な接続を確
保するためであり、上部ゲート絶縁膜１７の選択トラン
ジスタＴ　２０＋　Ｔ　２ｏを構成する薄膜部分を下部
ゲート電極Ｇ、ｏにラップさせておけば、半導体層１５
のメモリトランジスタＴ１ｏ領域と選択トランジスタＴ
２゜領域との境界部（下部ケート絶縁膜１４のメモリ領
域に対応する部分の両側部）に、メモリトランジスタＴ
１ｏのゲート電極（下部ゲート電極）Ｇｏ。

からも選択トランジスタＴ　２０．　　Ｔ　２０のゲー
ト電極（上部ゲート電極）Ｇ２ｏからもゲート電圧を印
加することかできるから、メモリトランジスタＴ１゜と
選択トランジスタＴ２ｏ、Ｔ２ｏとの両方をＯＮさせた
ときに、半導体層１５を介してドレイン電極りからソー
ス電極Ｓに電流が流れる。なお、この実施例では、上部
ゲート絶縁ＴＩ！！１７のメモリ領域上の膜厚部分の幅
を、下部ゲート電極ＧＩＯの幅のほぼ１／２としている
が、この膜厚部分の幅は、下部ゲート電極Ｇ１゜の幅量
下であれば任意の幅でよく、要は、上部ゲート絶縁膜１
７の薄膜部分が下部ゲート電極Ｇ１ｏの少なくとも側縁
に対向していればよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（、ａ）に示すように、基板１１上に、下
部ゲート電極Ｇ０゜の下の突出膜１２となるＳｉＮ等の
絶縁膜またはＴａ等の金属膜を８０００人の厚さに堆積
させてこの堆積膜をフォトリソグラフィ法によりバター
ニングする方法で下部ゲート電極Ｇ１ｏの形状に対応す
る突出膜１２を形成する。

次に、第３図（ｂ）に示すように、基板１１上に下部ゲ
ートラインＧＬ１゜および下部ゲート電極Ｇ１ｏとなる
Ｃｒ　　（クロム）等の金属膜を５００人の厚さに堆積
させてこの金属膜をフォトリソグラフィ法によりバター
ニングする方法で下部ゲートラインＧＬ１ｏを形成し、
この下部ゲートラインＧ　Ｌ　＋　ｏの突出膜１２上の
部分を下部ゲート電極ＧＩＯとする。

次に、第３図（ｃ）に示すように、基板１１上の全面に
、ＳＩＮ等からなる平坦化絶縁膜１３を下部ゲート電極
ＧＩＯの突出高さ（３０００人）に堆積させ、次いで第
３図（ｄ）に示すように、この平坦化絶縁膜１３の下部
ゲート電極Ｇｔａを覆う部分をフォトリソグラフィ法に
よりエツチング除去して、下部ゲート電極ＣＩＯの上面
を除いて下部ゲートラインＧＬ１ｏ全体を覆う平坦化絶
縁膜１３を完成する。

次に、第３図（ｅ）に示すように、前記平坦化絶縁膜１
３および下部ゲート電極Ｇ１゜の上に、下部ゲート絶縁
膜１４の下層絶縁膜（電荷蓄積機能のないＳＩＮ膜）１
４ａと、電荷蓄積機能をもつメモリ性絶縁膜（Ｓｔの組
成比を多くしたＳＩＮ膜）１４ｂとを、１９００人、　
　１００人の厚さに連続して順次堆積させて、この下層
絶縁膜１４ａとメモリ性絶縁膜１４ｂとからなる二層の
下部ゲート絶縁膜１４を形成し、その上に、ｉ型アモル
ファスシリコンまたはｉ型ポリシリコンからなる半導体
層１５と、ｎ型半導体（ｎ型アモルファスシリコンまた
はｎ型ポリシリコン）からなるオーミックコンタクト層
１６とを、１０００人、２５０人の厚さに連続して順次
堆積させ、さらにその上に、Ｃｒ等からなるソース、ド
レイン電極用金属膜３０を５００人の厚さに堆積させる
。

次に、第３図（ｆ）に示すように、前記ソース。

ドレイン電極用金属膜３０をフォトリソグラフィ法によ
りバターニングしてソース、ドレイン電極Ｓ、Ｄおよび
ソース、ドレインラインＳＬ、ＤＬを形成し、次いてオ
ーミックコンタクト層１６をソース、ドレイン電極Ｓ、
Ｄおよびソース、ドレインラインＳＬ、ＤＬの形状にバ
ターニングする。

次に、第３図（ｇ）に示すように、前記半導体層１５を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にバターニングして、メモリトランジスタＴ、。を
構成する。なお、この半導体層１５は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｈ）に示すように、基板１１上の全面に
、上部ゲート絶縁膜１７の下層絶縁膜１７ａと、エツチ
ングストッパ用絶縁膜１７ｂと、上層絶縁膜１７ｃを、
１９００人、■００人、　３０００人の厚さに堆積させ
る。

次に、第３図（ｉ）に示すように、前記上層絶縁膜１７
ｃのうち、下部ゲート絶縁膜１４のメモリ領域（下部ゲ
ート電極Ｇ１ｏの対向部分）とソース電極Ｓとの間およ
び前記メモリ領域とドレイン電極りとの間の部分をフォ
トリソグラフィ法によりエツチング除去し、前記メモリ
領域の上の部分とソース、ドレイン電極Ｓ、Ｄのほぼ中
央に対向する位置から外側の部分とを、下層絶縁膜１７
ａとエツチングストッパ用絶縁膜１７ｂと上層絶縁膜１
７ｃとからなる三層膜部分構造の厚膜部分（膜厚５００
０人）とし、前記メモリ領域とソース。

ドレイン電極Ｓ、Ｄとの間の部分を、下層絶縁膜１７ａ
とエツチングストッパ用絶縁膜１７ｂとからなる二層膜
構造の薄膜部分（膜厚２０００人）薄膜部分とした上部
ゲート絶縁膜１７を形成する。この場合、前記上層絶縁
膜１７ｃの除去部分をエツチングしても、このエツチン
グの進行はエツチングストッパ用絶縁膜１７ｂによって
阻止されるから、土層絶縁膜１７ｃをバターニングする
エツチング時に、下層絶縁膜１７ａがダメージを受ける
ことはなく、したがって、この上部ゲート絶縁膜１７は
歩留よく形成することができる。

次に、第３図（ｊ）に示すように、前記上部ゲート絶縁
膜１７の上にＡｆＩ　（アルミニウム）等の金属膜を４
０００人の厚さに堆積させ、この金属膜をフォトリソグ
ラフィ法によりバターニングして上部ゲート電極０２０
および上部ゲートラインＧ　Ｌ　２０を形成して、２つ
の選択トランジスタＴ２ｏ、Ｔ２゜を構成し、薄膜トラ
ンジスタメモリを完成する。

なお、この製造方法では、平坦化絶縁膜１３を第３図（
Ｃ）、（ｄ）に示した工程で形成しているが、この平坦
化絶縁膜１３は他の方法で形成することもできる。

すなわち、第４図は前記平坦化絶縁膜１３を形成する他
の方法を示している。

この方法は、突出膜１２と下部ゲートラインＧＬ＋ｏお
よび下部ゲート電極Ｇ１゜を前述した方法で第４図（ａ
）に示すように形成した後、第４図（ｂ）に示すように
、基板１１上の全面にＳｉＮまたはＳＯＧ　（スピン・
オン・ガラス）等からなる平坦化絶縁膜１３を下部ゲー
ト電極ＧＩＯの突出高さ（３０００人）より十分厚く（
膜面がほぼ平坦になる厚さ）に堆積または塗布するとと
もに、この平坦化絶縁膜１３をドライエツチングにより
下部ゲート電極ＧＩＯの上面が露出するまで第４図（ｃ
）に示すようにエツチングバックして、下部ゲート電極
ＧＩＯの上面を除いて下部ゲートラインＧＬ１０全体を
覆う平坦化絶縁膜１３を完成する方法である。

なお、この第４図の方法で平坦化絶縁膜１３を形成する
場合も、これ以後は、第３図の（ｅ）〜（ｊ）に示した
工程で薄膜トランジスタメモリを製造する。

第５図は前記薄膜トランジスタメモリの等価回路図であ
り、この薄膜トランジスタメモリは、１つの薄膜トラン
ジスタの中に、メモリトランジスタＴＩＯと２つの選択
トランジスタＴ２゜、Ｔ２゜とを積層して形成した構成
となっている。なお、この薄膜トランジスタメモリは、
下部ゲートラインＧＩＯおよび上部ゲートラインＧ２ｏ
とソース、ドレインラインＳＬ、ＤＬとの交差部にそれ
ぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去読出しは次
のようにして行なわれる。

第５図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第５図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ　
２０＋　Ｔ　２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。Ｎ
を印加し、メモリトランジスタＴ１゜のゲート電極Ｇ、
。に書込み電圧＋ＶＰを印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ２０．　Ｔ２ｏがオンし、メモリトランジスタＴ１ｏ
のゲート電極ＣＯＯとソース、ドレイン電極Ｓ。

Ｄとの間に書込み電圧子ｖＰがかかって下部ゲート絶縁
膜１４のメモリ領域（メモリ性絶縁膜１４ｂのゲート電
極ＧＩＯ対向部）に電荷がトラップされ、メモリトラン
ジスタＴ、ｏが書込み状態（ＯＦＦ状態）となる。

また消去時は、第５図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２０のゲート電極Ｇ２０にＯＮ電
圧■。Ｎを印加し、メモリトランジスタＴ、ｏのケート
電極ＧＩＯに、書込み電圧＋ｖＰとは逆電位の消去電圧
−■、を印加する。このような電圧を印加すると、選択
トランジスタＴ　２０゜Ｔ２ｏかオンし、メモリトラン
ジスタＴＩＯのゲート電極Ｇ、。とソース、ドレイン電
極Ｓ、Ｄとの間に書込み電圧＋Ｖ、と逆電位の電位差（
Ｖｐ）が生じて下部ゲート絶縁膜１４のメモリ領域にト
ラップされている電荷が放出され、メモリトランシフ、
りＴ＋ｕが消去状態（ＯＮ状態）となる。

一方、読出し時は、第５図（Ｃ）に示すように、メモリ
トランジスタＴＩＯのゲート電極Ｇ１ｏとソース電極Ｓ
を接地（ＧＮＤ）するとともに、選択トランジスタＴ　
２０＋　　Ｔ　２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。

Ｎを印加し、ドレイン電極りに読出し電圧ＶＤを印加す
る。このような電圧を印加すると、メモリトランジスタ
ＴＩＯか消去状態（ＯＮ状態）であればドレイン電極り
からソース電極Ｓに電流が流れ、メモリトランジスタＴ
、。が書込み状態（ＯＦＦ状態）であれば前記電流は流
れないため、ソース電極Ｓからソースラインに流れる電
流の有無に応じた読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極ＧＩＯと電荷蓄積機能をもつ下部ゲート絶縁膜１４
と半導体層１５およびソース、ドレイン電極Ｓ、Ｄとを
積層して構成したメモリトランジスタＴ１ｏの上に、電
荷蓄積機能のない上部ゲート絶縁膜１７と上部ゲート電
極Ｇ２゜とを積層して、前記半導体層１５およびソース
、ドレイン電極Ｓ、ＤをメモリトランジスタＴＩＯと共
用する２つの選択トランジスタＴ２ｏ、　Ｔ２．を構成
したものである。

この薄膜トランジスタメモリは、メモリトランジスタＴ
ＩＯと選択用薄膜トランジスタＴ２ｏ、Ｔ２゜とを積層
して構成したものであるから、メモリトランジスタＴ１
ｏと選択トランジスタＴ　２０＋　Ｔ　２ｏとで構成さ
れるトランジスタメモリの素子面積を小さ（して集積度
を上げることができる。またこの薄膜トランジスタメモ
リでは、前記半導体層１５およびソース、ドレイン電極
Ｓ、ＤをメモリトランジスタＴ１゜と選択トランジスタ
Ｔ２０．Ｔ２゜とに共用しているため、前述したような
少ない工程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、基板
１１上に半導体層１５の一部分に対向させて突出膜１２
を形成し、この基板１１上に前記突出膜１２を乗越えさ
せて形成した下部ゲートラインＧ　Ｌ　＋　ｏの突出膜
乗越え部を下部ゲート電極ＧＩＯとして、下部ゲート絶
縁膜１４の下部ゲート電極ＧＩＯと対向する部分をメモ
リ領域とするとともに、前記下部ゲートラインＧ　Ｌ　
ｒ　ｏの上に下部ゲート電極Ｇ１ｏの上面を露出させる
厚さに平坦化絶縁膜１３を形成して、この平坦化絶縁膜
１３の上に下部ゲート絶縁膜１４を形成することにより
、半導体層１５のメモリ領域対応部分以外の部分と下部
ゲートラインＧ　Ｌ　、ｏとの間の絶縁層を、平坦化絶
縁膜１３と下部ゲート絶縁膜１４とからなる厚膜とし、
さらに、半導体層１５と上部ゲート電極Ｇ２０との間の
上部ゲート絶縁膜１７を、半導体層１５の全体を覆う下
層絶縁膜１７ａとその表面全体に形成したエツチングス
トッパ用絶縁膜１７ｂとその上に前記メモリ領域に対応
させて形成した上層絶縁膜１７ｃとからなる積層膜とす
ることにより、この上部ゲート絶縁膜１７の膜厚を半導
体層１５のメモリ領域対応部分の上において厚＜シてい
るため、半導体層１５の選択トランジスタＴ２ｏ領域と
メモリトランジスタＴＩＯのゲート電極である下部ゲー
ト電極ＧＩＯとの間（下部ゲートラインＧＬ、。との間
）、および半導体層１５のメモリトランジスタＴ１ｏ領
域（下部ゲート絶縁膜１４のメモリ領域に対応する部分
）と選択トランジスタＴ２ｏ、Ｔ２゜のゲート電極であ
る上部ゲート電極Ｇ２０との間をそれぞれ確実に絶縁分
離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択トランジスタＴＩＯがメモリトランジスタＴ＋ｏのゲ
ート電極（下部ゲート電極）Ｇ、Ｏに印加するゲート電
圧の影響で誤動作することはなく、また、メモリトラン
ジスタＴＩＯが選択トランジスタＴ　２０＋　　Ｔ　２
．のゲート電極（上部ゲート電極）Ｇ２Ｕに印加するゲ
ート電圧の影響で誤動作することもないから、半導体層
１５およびソース、ドレイン電極Ｓ、Ｄを共用するメモ
リトランジスタＴＩＯと選択トランジスタＴ２ｏ、　　
Ｔ２ｏとを積層して構成したものでありながら、メモリ
トランジスタＴ１ｏと選択トランジスタＴ２ｏ、Ｔ２ｏ
とをそれぞれ正常に動作させて安定した書込み、消去、
読出しを行なうことができる。

しかもこの薄膜トランジスタメモリでは、前記上部ゲー
ト絶縁膜１７を、下層絶縁膜１７ａの表面全体にエツチ
ングストッパ用絶縁膜１７ｂを形成しその上に上層絶縁
膜１７ｃを形成した積層膜としているため、上層絶縁膜
１７を前記メモリ領域に対応する形状にバターニングす
るエツチング時に下層絶縁膜１７ａがダメージを受ける
ことはなく、シたかって、膜厚を半導体層１５のメモリ
領域対応部分の上において厚くした上部ゲート絶縁膜１
７を歩留よく形成して、薄膜トランジスタメモリの信頼
性を向上させることができる。

また、この薄膜トランジスタメモリでは、上部ゲート絶
縁膜１７のソース、ドレイン電極Ｓ、　Ｄのほぼ中央に
対向する位置から外側の部分の膜厚も厚くしているため
、上部ゲート電極Ｇ２０とソース、ドレイン電極Ｓ、Ｄ
との間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ１ｏに対して２つの選択トランジ
スタＴ２ｏを備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第６図〜第８図は本発明の第２の実施例を示している。

この実施例の薄膜トランジスタメモリは、１つのメモリ
トランジスタＴ１ｏに対して１つの選択トランジスタＴ
２ｏを備えたもので、第６図および第７図は薄膜トラン
ジスタメモリの断面図および平面図であり、第８図は薄
膜トランジスタメモリの等価回路図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴＩＯのゲート電極である下部ゲート電極ＧＩＯ
の下の突出膜１２を、基板１１上に半導体層１５のほぼ
一部分の領域に対向させて形成することにより、この突
出膜１２を乗越えさせて基板１１上に形成した下部ゲー
トラインＧ　Ｌ　ｔｏの突出膜束越え部からなる下部ゲ
ート電極Ｇ、。を半導体層１５のほぼ一部分の領域に対
向させて、下部ゲート絶縁膜１４の下部ゲート電極ＧＩ
Ｇと対向する部分をメモリ領域としたもので、下部ゲー
ト絶縁膜１４は、基板１１上に下部ゲートラインＧＬ＋
ｏを覆いかつ下部ゲート電極ＧＩＧの上面を露出させる
厚さに形成した平坦化絶縁膜１３の上に形成されている
。また、選択トランジスタ７２０のゲート電極である上
部ゲート電極Ｇ２０は、半導体層１５の全体に対向させ
て形成されており、上部ゲート絶縁膜１７は、半導体層
１５の全体を覆う下層絶縁膜１７ａとその表面全体に形
成したエツチングストッパ用絶縁膜１７ｂとその上に前
記メモリ領域に対応させて形成した上層絶縁膜１７ｃと
からなる、膜厚を前記メモリ領域に対応する部分の上に
おいて厚くした積層膜とされている。そして、メモリト
ランジスタＴ１゜は、下部ゲート電極Ｇ、。と、下部ゲ
ート絶縁膜１４と、半導体層１５およびソース、ドレイ
ン電極Ｓ、Ｄとによって構成され、選択トランジスタＴ
２ｏは、前記半導体層１５およびソース、ドレイン電極
Ｓ、Ｄと、上部ゲート絶縁膜１７の薄膜部分と、上部ゲ
ート電極Ｇ２０とによって構成されている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタ７２０を１つとしただけで、基本的な構成は
前記第１の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものであり、この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとて構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容品に製造することができる。

そして、この薄膜トランジスタメモ・ノにおいては、基
板上に半導体層の一部分に対向させて突出膜を形成し、
前記基板上に前記突出膜を乗越えさせて形成した下部ゲ
ートラインの突出膜束・越え部を前記下部ゲート電極と
することにより、下部ゲート絶縁膜の下部ゲート電極と
対向する部分をメモリ領域とするとともに、下部ゲート
ラインの上に下部ゲート電極の上面を露出させる厚さに
平坦化絶縁膜を形成して、この平坦化絶縁膜の上に下部
ゲート絶縁膜を形成することにより、半導体層のメモリ
領域対応部分以外の部分と下部ゲートラインとの間の絶
縁層を、平坦化絶縁膜と下部ゲート絶縁膜とからなる厚
膜とし、さらに、半導体層と上部ゲート電極との間の上
部ゲート絶縁膜を、半導体層の全体を覆う下層絶縁膜と
その表面全体に形成したエツチングストッパ用絶縁膜と
その上に前記メモリ領域に対応させて形成した上層絶縁
膜とからなる積層膜とすることにより、この上部ゲート
絶縁膜の膜厚を半導体層のメモリ領域対応部分の上にお
いて厚くしているため、半導体層の選択用薄膜トランジ
スタ領域（下部ゲート絶縁膜のメモリ領域以外の領域に
対応する部分）とメモリ用薄膜トランジスタのゲート電
極である下部ゲート電極との間（下部ゲートラインとの
間）、および半導体層のメモリ用薄膜トランジスタ領域
（下部ゲート絶縁膜のメモリ領域に対応する部分）と選
択用薄膜トランジスタのゲート電極である上部ゲート電
極との間をそれぞれ確実に絶縁分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用薄膜トランジスタのゲ
ート電極（下部ゲート電極）に印加するゲート電圧の影
響で誤動作することはなく、また、メモリ用薄膜トラン
ジスタが選択用薄膜トランジスタのゲート電極（上部ゲ
ート電極）に印加するゲート電圧の影響で誤動作するこ
ともないから、半導体層およびソース。

ドレイン電極を共用するメモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものであり
ながら、メモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとをそれぞれ正常に動作させて安定した書込み、
消去、読出しを行なうことができる。

しかも本発明では、前記上部ゲート絶縁膜を、下層絶縁
膜の表面全体にエツチングストッパ用絶縁膜を形成しそ
の上に上層絶縁膜を形成した積層膜としているため、上
層絶縁膜を前記メモリ領域に対応する形状にパターニン
グするエツチング時に下層絶縁膜がダメージを受けるこ
とはなく、したがって、膜厚を半導体層のメモリ領域対
応部分の上において厚くした前記上部ゲート絶縁膜を歩
留よく形成して、薄膜トランジスタメモリの信頼性を向
上させることができる。

【図面の簡単な説明】

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図、第３図は薄膜トランジスタメモリの製
造工程図、第４図は平坦化絶縁膜の他の形成方法を示す
工程図、第５図は薄膜トランジスタメモリの等価回路図
である。第６図〜第８図は本発明の第２の実施例を示し
たもので、第６図および第７図は薄膜トランジスタメモ
リの断面図および平面図、第８図は薄膜トランジスタメ
モリの等価回路図である。第９図は従来の薄膜トランジ
スタメモリの等価回路図である。 １１・・基板、Ｔｌｏ・・・メモリ用薄膜トランジスタ
、Ｔ２ｏ・・・選択用薄膜トランジスタ、１２・・・突
出膜、Ｇ　Ｌ　、ｏ・・・下部ゲートライン、ＧＩＯ・
・・下部ゲート電極、１３・・・・１ξ坦化絶縁膜、１
４・・・下部ゲート絶縁膜、１５・・・半導体層、１６
・・・オーミックコンタクト層、Ｓ・・・ソース電極、
Ｄ・・・ドレイン電極、１７・・・上部ケート絶縁膜、
１７ａ・・・下層絶縁膜、１７ｂ・・・エツチングスト
ッパ用絶縁膜、１７ｃ・・・土層絶縁膜、Ｇ２０・・・
上部ゲート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層と、この半導体層の両側部の上
   に形成されたソース、ドレイン電極と、前記半導体層お
   よびソース、ドレイン電極の上に形成された電荷蓄積機
   能のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の
   上に形成された上部ゲート電極とを備え、前記下部ゲー
   ト電極と下部ゲート絶縁膜と半導体層およびソース、ド
   レイン電極とでメモリ用薄膜トランジスタを構成し、前
   記半導体層およびソース、ドレイン電極と上部ゲート絶
   縁膜と上部ゲート電極とで選択用薄膜トランジスタを構
   成するとともに、前記基板上に前記半導体層の一部分に
   対向させて突出膜を形成し、前記基板上に前記突出膜を
   乗越えさせて形成した下部ゲートラインの突出膜乗越え
   部を前記下部ゲート電極として、前記下部ゲート絶縁膜
   の前記下部ゲート電極と対向する部分をメモリ領域とし
   、前記下部ゲート絶縁膜は、前記基板上に前記下部ゲー
   トラインを覆いかつ前記下部ゲート電極の上面を露出さ
   せる厚さに形成した平坦化絶縁膜の上に形成し、かつ前
   記上部ゲート電極は前記半導体層の全体に対向させて形
   成するとともに、前記上部ゲート絶縁膜を、前記半導体
   層の全体を覆う下層絶縁膜と、この下層絶縁膜の表面全
   体に形成されたエッチングストッパ用絶縁膜と、このエ
   ッチングストッパ用絶縁膜の上に前記メモリ領域に対応
   させて形成された上層絶縁膜とからなる積層膜としたこ
   とを特徴とする薄膜トランジスタメモリ。