JPH03290971A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しがｈＪ能なＥ２Ｆ
ＲＯＭ等のメモリとして、メモリ用トランジスタと選択
用トランジスタとを薄膜トランジス夕で構成した薄膜ト
ランジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は重々蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第１３図は前記従来の薄膜トランジスタメモリの等価回
路図であり、ここでは、１つのメモリトランジスタに対
して２つの選択トランジスタを備えた薄膜トランジスタ
メモリの等価回路を示している。

第１３図において、Ｔ１はメモリトランジスタ、Ｔ２は
メモリトランジスタＴ１の両側に配置された２つの選択
トランジスタであり、メモリトランジスタＴ１のソース
電極Ｓ、は一方の選択トランジスタＴ２のドレイン電極
Ｄ２に接続され、メモリトランジスタＴ、のドレイン電
ｈ　ｐ　＋　は他方の選択トランジスタＴ２のソース電
極Ｓ２に接続されている。そして、前記一方の選択トラ
ンジスタＴ２のソース電極Ｓ７はトランジスタメモリの
ソース電極Ｓ。とされ、他方の選択トランジスタＴ２の
ドレイン電極Ｄ２はトランジスタメモリのドレイン電極
り。とされており、前記ソース電極Ｓｏは図示しないソ
ースラインに接続され、前記ドレイン電極り。Ｉ！図示
しないドレインラインに接続されている。またメモリト
ランジスタＴ、のゲート電極Ｇ、は図示しない第１のゲ
ートラインに接続され、２つの選択トランジスタＴ２の
ゲート電極Ｇ２は図示しない第２のゲートラインに共通
接続されている。なお、前記第１および第２のゲートラ
インは多数本平行に配線され、ソースラインおよびドレ
インラインはゲートラインと直交させて多数本配線され
ており、メモリトランジスタＴ１と選択トランジスタＴ
２とによって構成される薄膜トランジスタメモリは、第
１．第２ゲートラインとソース、ドレインラインとの交
差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第１３図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第１３図
（ａ）に示すように、ソース電極Ｓ。およびドレイン電
極り。を接地（ＧＮＤ）するとともに、選択トランジス
タＴ２のゲート電極Ｇ２にＯＮ電圧ＶＯＮを印加し、メ
モリトランジスタＴ。

のゲート電極Ｇ、に書込み電圧子ｖＰを印加する。

このような電圧を印加すると、選択トランジスタＴ２が
オンし、メモリトランジスタＴ１のゲート電極Ｇ、とソ
ース、ドレイン電極Ｓ、、Ｄ、との間に書込み電圧＋Ｖ
、がかかって、メモリトランジスタＴ、が書込み状態（
ＯＦＦ状態）となる。

また消去時は、第１３図（ｂ）に示すように、ソース電
極Ｓ。およびドレイン電極り。を接地（ＧＮＤ）すると
ともに、選択トランジスタＴ２のゲート電極Ｇ２にＯＮ
電圧ＶｏＮを印加し、メモリトランジスタＴ１のゲート
電極Ｇ１に、書込み電圧子ＶＰとは逆電位の消去電圧−
Ｖ、を印加する。このような電圧を印加すると、選択ト
ランジスタＴ２がオンし、メモリトランジスタＴ、のゲ
ート電極Ｇ１とソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧＋Ｖ、と逆電位の電位差（Ｖｐ）が
生じて、メモリトランジスタＴ１が消去状態（ＯＮ状ｇ
）となる。

一方、読出し時は、第１３図（ｅ）に示すように、メモ
リトランジスタＴ１のゲート電極Ｇ、とソース電極Ｓ。

を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
のゲート電極Ｇ２に０Ｎｆｆｉ圧Ｖ。Ｎを印加し、ドレ
イン電極り。に読出し電圧ＶＤを印加する。このような
電圧を印加すると、メモリトランジスタＴ、が消去状態
（ＯＮ状態）であればドレイン電極り。からソース電極
Ｓ。に電流が流れ、メモリトランジスタＴ、が書込み状
態（ＯＦＦ状態）であれば前記電流は流れないため、ソ
ース電極Ｓ。からソースラインに流れる電流の有無に応
じた読出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ１に対して
２つの選択トランジスタＴ２を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、１つのメモリトランジスタに対して１つの選択トラ
ンジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、したがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。

しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容易に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆っ
て前記基板上に形成されたＭ　Ｑ蓄積機能をもつ下部ゲ
ート絶縁膜と、この下部ゲート絶縁膜の上に形成された
半導体層と、この半導体層の両側部の上に形成されたソ
ース、ドレイン電極と、前記半導体層およびソース、ド
レイン電極の上に形成された電荷蓄積機能のない上部ゲ
ート絶縁膜と、この上部ゲート絶縁膜の上に形成された
上部ゲート電極とを備え、前記下部ゲート電極と下部ゲ
ート絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記下部ゲート電極は、前記基板上
に形成した下部ゲートラインの上に前記半導体層の一部
分に対向させて突出形成して、前記下部ゲート絶縁膜の
前記下部ゲート電極と対向する部分をメモリ領域とし、
さらに前記下部ゲートラインおよび前記下部ゲート電極
の上に、前記下部ゲートラインを厚く覆い前記下部ゲー
ト電極は薄く覆う平坦化絶縁膜を形成して、この平坦化
絶縁膜の上に前記下部ゲート絶縁膜を形成し、かつ前記
上部ゲート電極は前記半導体層の全体に対向させて形成
するとともに、前記上部ゲート絶縁膜の膜厚を、前記半
導体層の前記メモリ領域に対応する部分の上において厚
くしたものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、下部ゲ
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジスタと共用する選択用薄膜トランジスタを構成し
たものである。この薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジ・スタとを積
層して構成したものであるから、メモリ用薄膜トランジ
スタと選択用薄膜トランジスタとで構成されるトランジ
スタメモリの素子面積を小さくして集積度を上げること
ができるし、また前記半導体層およびソース、ドレイン
電極をメモリ用薄膜トランジスタと選択用薄膜トランジ
スタとに共用しているため、少ない工程数で容易に製造
することができる。そして、この薄膜トランジスタメモ
リにおいては、下部ゲート電極を、基板上に形成した下
部ゲートラインの上に半導体層の一部分に対向させて突
出形成して、下部ゲート絶縁膜の下部ゲート電極と対向
する部分をメモリ領域とし、さらに下部ゲートラインお
よび下部ゲートキ（極の上に、下部ゲートラインを厚く
覆い下部ゲート電極を薄く覆う゛ｌシ坦化絶縁膜を形成
して、この平坦化絶縁膜の上に前記下部ゲート絶縁膜を
形成し、かつ上部ゲート電極は半導体層の全体に対向さ
せて形成するとともに、上部ゲート絶縁膜の膜埋を、半
導体層の前記メモリ領域に対応する部分の上において厚
くしているため、半導体層の選択用薄膜トランジスタ領
域とメモリ用薄膜トランジスタのゲート電極である下部
ゲート電極との間（下部ゲートラインとの間）、および
半導体層のメモリ用薄膜トランジスタ領域（下部ゲート
絶縁膜のメモリ領域に対応する部分）と選択用薄膜トラ
ンジスタのゲート電極である上部ゲート電極との間をそ
れぞれ確実に絶縁分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用薄膜トランジスタのゲ
ート電極（下部ゲート電極）に印加するゲート電圧の影
響で誤動作することはなく、また、メモリ用薄膜トラン
ジスタが選択用薄膜トランジスタのゲート電極（上部ゲ
ート電極）に印加するゲーｈｍ圧の影響で誤動作するこ
ともないから、半導体層およびソース、ドレイン電極を
共用するメモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとを積層して構成したものでありながら、メモリ
用薄膜トラ〉リスタと選択用薄膜トランジスタとをそれ
ぞれｉＦ常に動作させて安定した書込み、消去、読出［
、を行なうことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第５図は本発明の第］の実施例を示したものて
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
〕１はガラス等からなる絶縁性基板であり、この基板］
ＩＪ、には下部ゲート電極ＧＩＯが形成されている。こ
の下部ゲート電極Ｇ、。は、基板１１上に形成した下部
ゲートラインＧＬ、、の上に局部的に突出形成されてお
り、この下部ゲート電極（Ｊ　Ｉ　Ｉｌは、下部ゲート
ラインＧＬ、、うと同じ幅に、３０００人の厚さに形成
されている。また、前記基板１１上には、前記下部ゲー
トラインＧＬ、ｏおよび下部ゲート電極ＧＩＯを覆う平
坦化絶縁膜１２が形成されている。この平坦化絶縁膜１
２は電荷蓄積機能のない絶縁膜からなっており、この平
坦化絶縁膜Ｊ２は、下部ゲートラインＧ　Ｌ　、。を厚
く覆い、下部ゲート？４極Ｃ＋ＩＯを薄く覆う厚さに形
成されている。なお、この平坦化絶縁膜１２の下部ゲー
トラインＯＬ、。上の部分の膜厚は４０００人、下部ゲ
ート電極Ｇ、。上の部分の膜厚は１０００人である。そ
して、この平坦化絶縁膜１２の上には、下部ゲート絶縁
膜］３が基板１１のほぼ全血にわたって形成されている
。この上部ゲート絶縁膜１３はその上層部の全域に電荷
蓄積機能をもたせたもので、この下部ゲート絶縁膜］３
は、電荷蓄積機能のないＳｉ　Ｎ　（窒化シリコン）か
らなる下層絶縁膜１３ａの土に、Ｓｉ（シリコン）の組
成比を多くして電荷蓄積機能をもたせたＳｉ　Ｎからな
るメモリ性絶縁膜１３ｂを積層し、た二層膜となってい
る。

なお、前記下層絶縁膜１３ａの膜厚は９００人、メモリ
性絶縁膜１３ｂの膜厚は　１００人である。

この下部ゲート絶縁膜］３の上（メモリ性絶縁膜１３ｂ
の上）には、アモルファスシリコンまたはポリシリコン
からなる】型の半導体層１４がトランジスタメモリの素
子形状に対応するパターンに形成されており、この半導
体層１４の両側部の上には、ｎ型半導体（ｎ型不純物を
ドープしたアモルファスシリコンまたはポリシリコン）
からなるオーミックコンタクト層１５を介［２て、ソー
ス電極Ｓとドレイン電極りが形成されでいる。このソー
ス電極Ｓおよびドレイ−・電極りはそれぞれ、下部ゲー
ト絶縁膜１３の上に前記下部ゲートラインＧ　Ｌ　、ｏ
と直交させて配線したソースラインＳＬおよびドレイン
ラインＤＬにつながりでいる。そして、前記半導体層１
４およびソース、ドレイン電極Ｓ、Ｄの上には、基板１
１のほぼ全面にわたって、電荷蓄積機能のない窒化シリ
コンからなる上部ゲート絶縁膜１６が形成されている。

この上部ゲート絶縁膜１６の上には、上部ゲートライン
ＧＬ２．が下部ゲートラ・ｒンＧＬ、、と平行に配線さ
れており、この上部ゲートラインＧＬ２Ｉ、のうちの半
導体層１４上の部分は上部ゲート電極Ｇ　２（＋とされ
ている。

そして、前記下部ゲート電極Ｇ　、いと、平坦化絶縁膜
１２および電荷蓄積機能をもつ下部ゲート絶縁膜１３と
、半導体層１４およびソース、ドレイン電極Ｓ、Ｄとは
、逆スタガー型のメモリ用薄膜トランジスタ（以ド、メ
モリトランジスタという）Ｔｌｏを構成している。また
、このメモリトランジスタＴＩｏのゲート電極である下
部ゲート電極Ｇは、半導体層１４のチャンネル長方向の
中央部（ソース、ドレイン電極Ｓ、Ｄ間の中央部）に対
向させて、半導体層１４のチャンネル長方向幅のほぼ１
／３の幅に形成されており、したがって下部ゲート絶縁
膜１３は、下部ゲート電極Ｇ、。と対向する中央部分た
けがメモリ領域となっている。

一方、前記上部ゲート電極Ｇ２０は、半導体層１４の全
体に対向する電極とされており、この上部ゲート電極Ｇ
２０と半導体層１４との間の上部ゲート絶縁膜１６は、
下部ゲ・−ト絶縁膜１３のメモリ領域（上部ゲート電極
Ｇ、。の対向部分）の上とソース、ドレイン電極Ｓ、Ｄ
のほぼ中央に対向する位置から外側の部分の膜厚を厚く
し、前記メモリ領域とソーヌ７ド極Ｓとの間およびメモ
リ領域とドレイン電極りとの間の部分の膜厚をそれぞれ
薄くした絶縁膜とされている。すなわち、この１部ゲー
ト絶縁膜１６は、前記半導体層１４およびソース、ドレ
イン電ｉｓ、ｐの上に基板１１の全面にわたって形成し
た膜１￥２０００人の下層膜１６ａと、このＦ層膜１６
ａの上に、ｆＦＪ記下部ゲート絶縁膜１３のメモリ領域
とソース、ドレイン電極Ｓ、　　Ｄのほぼ中央から外側
の部分とにそれぞれ対応させて形成した膜厚３０００人
の上層膜１６ｂとからなっており、この上部ゲート絶縁
膜１６の膜厚部分（下層膜１６ａと上層膜１６ｂとから
なる二層膜部分）の膜厚は、半導体層１４のメモリトラ
ンジスタＴ１ｏ領域（下部ゲート絶縁膜１３のメモリ領
域に対応する部分）に上部ゲート電極Ｇ　２０からゲー
ト電圧か印加されるのを防ぐのに十分な厚さ（５０００
人）とされ、上部ゲート絶縁膜１６の薄膜部分（上層膜
１６ａのみの単層膜部分）の膜厚は、半導体層１４に上
部ゲート電極Ｇ２ｏから部分なゲート電圧を印加できる
沖さ（２０００人）とされている。なお、この」二部ゲ
ート絶縁膜】６の膜ｊゾ部分は、ソース、ドレインライ
ンＳＬ、ＤＬの長さ方向における絶縁膜全長に形成され
ている。

そして、前記メモリトランジスタＴＩＵの上には、前記
半導体層］４およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴ１ｏと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ２０．　Ｔ２０か形成されている。この２つの選択ト
ランジスタＴ２０＋　Ｔ　２０は、前記＋！−導体層１
４およびソース、ドレイン電極Ｓ、Ｄと、電６Ｊ蓄積機
能のない上部ゲート絶縁膜１６と、上部ゲート電極Ｇ２
０とで構成されたコブラナー型薄膜トランジスタであり
、一方の選択トランジスタＴ２、）は、半導体層１４お
よびソース、ドレイン電極ＳＤと、上部ケート絶縁膜１
６の一方の薄膜部分と、上部ゲート電極Ｇ２ｏとで構成
され、他方の選択トランジスタＴ　２Ｌ１は、前記半導
体層〕４およびソース、ドレイン電極Ｓ、Ｄと、上部ゲ
ート絶縁膜１６の他方の薄膜部分と、上部ゲート電極Ｇ
、。とで構成されている。

この２つの選択トランジスタＴ　２ｏ＋　　Ｔ　２Ｌｌ
は、そのゲート電極（上部ゲート電極）Ｇ２０を半導体
層１４の全体に対向する電極としたことによっ゛Ｃゲ−
ト側で共通接続されており、またこの両選択トランジス
タＴ　２ｏ、　　Ｔ　２．は、そのソース２　ドレイン
電極Ｓ、ＤをメモリトランジスタＴ１ｏと共用したこと
によって、メモリトランジスタＴＩＯと直列に接続され
ている。

さらに、前記上部ゲート絶縁膜１６の選択トランジスタ
Ｔ２ｏ、Ｔ２ｏを構成する２ｍ所の薄膜部分はそれぞれ
、上部ゲート絶縁膜１３のメモリ領域に対応する膜厚部
分のチャンネル長方向の幅を下部ゲート電極Ｇ、。のチ
ャンネル長方向幅より小さくすることによって、下部ゲ
ート電極Ｇ、。の両側部にラップさせである。このよう
にしているのは、メモリトランジスタＴＩＯと両選択ト
ランジスタＴ　２．、　　Ｔ　、、との電気的な接続を
確保するためであり、上部ゲート絶縁膜１６の選択トラ
ンジスタＴ　２．、　Ｔ　、、を構成する薄膜部分を下
部ゲート電極Ｃ３゜にラップさせておけば、半導体層１
４のメモリトランジスタＴ１ｏ領域と選択トランジスタ
Ｔ２゜領域との境界部（下部ゲート絶縁膜１３のメモリ
領域に対応する部分の両側部）に、メモリトランジスタ
Ｔ１ｏのゲート電極（下部ゲート電極）Ｇ＋。

からも選択トランジスタ”Ｉ’　２０＋　７２０のゲー
ト電極（上部ゲート電極）Ｇ２０からもゲート電圧を印
加することができるから、メモリトランジスタＴ１゜と
選択トランジスタＴ　２０＋　　Ｔ　２ｏとの両方をＯ
Ｎさせたときに、半導体層１４を介してドレイン電極り
からソース電極Ｓに電流が流れる。なお、この実施例で
は、上部ゲート絶縁膜１６のメモリ領域上の膜厚部分の
幅を、下部ゲート電極ＣＯＯの幅のほぼ１／２としてい
るが、この膜厚部分の幅は、下部ゲート電極Ｇ、。の幅
量下であれば任意の幅でよく、要は、上部ゲート絶縁膜
１６の薄膜部分が下部ゲート電極（７１０の少なくとも
側縁に対向していればよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

ます、第３図（ａ）に示すように、基板］１上にゲート
ラインＧ　Ｌ　、、となる金属膜３０を５００人の厚さ
に堆積させ、その上に下部ゲート電極Ｇ１゜となる金属
膜３１を３０００人の厚さに堆積させる。

なお、下部ゲート電極Ｇ　１ｔ＋となる上層の金属膜３
１はＴａ　　（タンタル）等で形成し、ゲートラインＧ
Ｌ、。となる下層の金属膜３０は、前記上層の金属膜３
１とエツチングレートの異なる金属、例えばＣｒ　　（
クロム）等で形成する。

次に、第３図（ｂ）に示すように、前記上層の金属Ｊｌ
！３１をフォトリソグラフィ法によりバターニングして
下部ゲート電極ＧＩＯを形成し、次いで前記下層の金属
膜３０をフォトリソグラフィ法によりバターニングして
ゲートラインＧＬ、。を形成する。

次に、第３図（ｃ）に示すように、基板１１上の全面に
、ＳＯＧ　（スピン・オン・ガラス）と呼ばれるシラノ
ール系無機絶縁物をスピンコード法により塗布してこれ
を約３００℃で約１時間加熱し、下部ゲートラインＧＬ
、。上の部分の膜厚が４０００人、下部ゲート電極Ｇ１
６、上の部分の膜厚が１０００人で、かつ上面が全域に
わたって平坦な平坦化絶縁膜１２を形成する。

次に、第３図（ｄ）に示すように、前記平坦化絶縁膜１
２の上に、電荷蓄積機能のない下層絶縁膜（Ｓｉ　Ｎ膜
）１３ａと、電荷蓄積機能をもつメモリ性絶縁膜（Ｓｔ
の組成比を多くしたＳＩＮ膜）１３ｂとを、９００人、
１００人の厚さに連続して順次堆積させ、この下層絶縁
膜］、　３　ａとメモリ性絶縁膜１３ｂとからなる二層
の下部ゲート絶縁膜１３を形成し、その上に、１型アモ
ルファスシリコンまたはｌ型ポリシリコンからなる半導
体層１４と、ｎ型半導体（ｎ型アモルファスシリコンま
たはｎ’４！！ポリシリコン）からなるオーミックコン
タクト層１５とを、１０００人、２５０人の斥さに連続
して順次堆積させ、さらにその上に、Ｃｒ等からなるソ
ース、ドレイン電極用金属膜４０を５００人の厚さに堆
積させる。

次に、前記ソース、ドレイン電極用金属膜４０をフォト
リソグラフィ法によりバターニングして、第３図＜ｅ＞
に示すように、前記ソース、ドレイン電極用金属膜４０
からなるソース、ドレイン電極Ｓ、Ｄおよびソース、ド
レインラインＳＬ。

ＤＬを形成し、次いてオーミックコンタクト層１５をソ
ース、ドレイン電極Ｓ、Ｄおよびソース。

ドレインラインＳＬ、ＤＬの形状にバターニングする。

次に、第３図（ｆ）に示すように、前記半導体層１４を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にバターニングして、メモリトランジスタＴ１ｏを
構成する。なお、この半導体層１４は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｇ）に示すように、前記メモリトランジ
スタＴ、ｏを構成した基板１１上の全面にＳｉＮ膜を２
０００人の厚さに堆積させて、上部ゲート絶縁膜１６の
下層膜１６ａを形成し、この下層膜１６ａ上の全面にＳ
ｌＯ□　（酸化シリコン）を３０００人の厚さに堆積さ
せて上層膜１６ｂを形成する。

次に、第３図（ｈ）に示すように、前記上層膜１６ｂの
うち、下部ゲート絶縁膜１３のメモリ領域とソース電極
Ｓとの間および前記メモリ領域とドレイン電極りとの間
の部分をフォトリソグラフィ法によりエツチング除去し
て、下部ゲート絶縁膜１３のメモリ領域の上とソース、
ドレイン電極Ｓ、Ｄのほぼ中央に対向する位置から外側
の部分の膜厚を厚くし、前記メモリ領域とソース電極Ｓ
との間およびメモリ領域とドレイン電極りとの間の部分
の膜厚をそれぞれ薄くした上部ゲート絶縁膜１６を完成
する。この場合、下層膜１６ａは土層膜１６ｂとはエツ
チングレートが異なるから、上層膜１６ｂのエツチング
に際して下層膜１６ａがエツチングされることはない。

次に、第３図（ｉ）に示すように、前記上部ゲート絶縁
膜１６の上に１　　（アルミニウム）等の金属膜を４０
００人の厚さに堆積させ、この金属膜をフォトリソグラ
フィ法によりバターニングして上部ゲー）［極Ｇ２０お
よび上部ゲートラインＧＬ２゜を形成して、２つの選択
トランジスタＴ２ｏ、Ｔ２゜を構成し、薄膜トランジス
タメモリを完成する。

なお、この製造方法では、下部ゲート電極Ｇｌ＋’１と
平坦化絶縁膜１２を第３図の（ａ）〜（Ｃ）に示した１
−程で形成しているが、この下部ゲート電極Ｇ、。と平
坦化絶縁膜１２は他の方法で形成することもてきる。

すなわち、第４図は前記下部ゲート電極Ｇ、。と平坦化
絶縁膜１２を形成する他の方法を示している。

この方法は、ドレイン電極Ｇ、。および下部ゲートライ
ンＧＬ、。を前述した方法で第４図＜ａ＞に示すように
形成した後、第４図（ｂ）に示すように、基板１１上の
全面にＰＳＧ　（燐ガラス）からなる絶縁膜１２Ａを減
圧ＣＶＤ法により約４０００人の厚さに堆積させ、この
後、８５０℃〜１０００℃の水蒸気雰囲気中で３０分以
上加熱するりフロー処理により前記絶縁膜１２Ａを平ｔ
１化して、第４図（ｃ）に示すように、下部ゲートライ
ンＧ　Ｌ　、。上の部分の膜厚が約４０００人、下部ゲ
ート電極Ｇ１ｏ上の部分の膜厚が約１０００人の平坦化
絶縁膜１２を形成する方法である。

なお、この第４図の方法で下部ゲート電極ＧＩＯと平坦
化絶縁膜１２を形成する場合も、これ以後は、第３図（
ｄ）〜（ｉ）に示した工程で薄膜トランジスタメモリを
製造する。

第５図は前記薄膜トランジスタメモリの等画回路図であ
り、この薄膜トランジスタメモリは、１つの薄膜トラン
ジスタの中に、メモリトランジスタＴ１ｏと２つの選択
トランジスタＴ　２０＋　　Ｔ　２ｏとを積層して形成
した構成となっている。なお、第５図では１つの薄膜ト
ランジスタメモリの等価回路をボしているが、この薄膜
トランジスタメモリは、上部ゲートラインＣｚｎおよび
上部ゲートラインＧ２１’ｌとソース、ドレインライン
ＳＬ、ＤＬとの交差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去読出しは次
のようにしてｉｉなわれる。

第５図において、（ａ）は書込みＩＩＬ（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、。

第５図（ａ）に示すように、ソース電極Ｓおよびドレイ
ン電極りを接地（ＧＮＤ）するとともに、選択トランジ
スタＴ　２０＋　Ｔ　２ｏのゲート電極Ｇ２゜にＯＮ？
ｌ［ｉ圧ＶＯＮを印加し、メモリトランジスタＴ１゜の
ゲート電極Ｇ、。に書込み電圧子ｖＰを印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ　２１１１　　Ｔ　２０がオンし、メモリトランジス
タＴ　Ｉ　１１のゲート電極ＧＩＯとソース、ドレイン
電極Ｓ。

Ｄとの間に書込み電圧＋■、がかかつて下部ゲート絶縁
膜１３のメモリ領域（メモリ性絶縁膜１３ｂのゲート電
極ＧＩＯ対向部）に電荷がトラップされ、メモリトラン
ジスタＴＩＯが書込み状態（ＯＦＦ状態）となる。

また消去時は、第５図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２ｏのゲート電極Ｇ２０にＯＮ電
圧Ｖ。Ｎを印加し、メモリトランジスタＴ１０のゲート
電極ＧＩＯに、書込み電圧＋ＶＰとは逆電位の消去電圧
−ＶＰを印加する。このような電圧を印加すると、選択
トランジスタＴ２ｏ＋１２（、がオンし、メモリトラン
ジスタＴ１ｏのゲート電極Ｇ、。とソース、ドレイン電
極Ｓ、−゛との間に書込み電圧子■、と逆電位の電位差
（−ＶＰ　）が生じて下部ゲート絶縁膜１３のメモリ領
域にトラップされている電荷が放出され、メモリトラン
ジスタＴ、Ｏが消去状態（ＯＮ状態）となる。

一方、読出し時は、第５図（ｃ）に示すように、メモリ
トランジスタＴ１ｏのゲート電極ＧＩＯとソース電極Ｓ
を接地（Ｇ　Ｎ　Ｄ）するとともに、選択トランジスタ
Ｔ２Ｏ１Ｔ２０のゲート電極Ｇ　２ｏ１：：　ＯＮ電圧
Ｖ。Ｎを印加し、ドレイン電極りに読出し電圧ｖｏを印
加する。このような電圧を印加すると、メモリトランジ
スタＴ、。が消去状態（ＯＮ状態）であればドレイン電
極りからソース電極Ｓに電流が流れ、メモリトランジス
タＴＩＯが書込み状態（ＯＦＦ状態）であれば前記電流
は流れないため、ソース電極Ｓからソースラインに流れ
る電流の有無に応じた読出しデータが出力される。

すなイ）ち、前記薄膜トランジスタメモリは、下部ゲー
ト電極Ｇ１ｏと電荷蓄積機能をもつ下部ゲート絶縁膜１
３と半導体層１４およびソース、ドレイン電極Ｓ、Ｄと
を積層して構成したメモリトランジスタＴ　ｌＯの上に
、電荷蓄積機能のない上部ゲト絶縁膜１６と上部ゲート
電極Ｇ２０とを積層して、前記半導体層１４およびソー
ス、ドレイン電極Ｓ、ＤをメモリトランジスタＴ１ｏと
共用する２つの選択トランジスタＴ　２０＋　Ｔ　２ｏ
を構成したものである。

そして、この薄膜トランジスタメモリは、メモリトラン
ジスタＴ、ｏと選択用薄膜トランジスタ’ｒ　２０１　
Ｔ　２ｏとを積層して構成したものであるから、メモリ
トランジスタＴ、。と選択トランジスタＴ２゜Ｔａｏと
で構成されるトランジスタメモリの素子面積を小さく　
Ｌ　”’Ｃ集積度を上げることができる。またこの薄膜
トランジスタメモリでは、前記半導体層１４およびソー
ス、ドレイン電極Ｓ、ＤをメモリトランジスタＴＩＯと
選択トランジスタＴ２゜Ｔ　２（＋とに共用しているた
め、前述したような少ない工程数て容品に製造すること
ができる。

しかも、この薄膜トランジスタメモリにおいては、下部
ゲート電極ＧＩＯを、基板１１上に形成した下部ゲート
ラインＧ　Ｌ　、、の上に半導体層１４の一部分にχ・
Ｊ向させて突出形成して、下部ゲート絶縁膜１Ｂの下部
ゲート？１ｌｌＳ極Ｇ、。と対向する部分をメモリＣｆ
ｉ域とし、さらに前記下部ゲートラインＧ１１ｏ；−ｉ
よび上部ゲート電極Ｇｉｎの上に、下部ゲートライ＞Ｇ
Ｌ＋。を厚く覆い下部ゲート電極Ｇを薄く覆う・１′塩
化絶縁膜１２を形成して、この重用化絶縁膜１２の上に
上部ゲート絶縁膜１３を形成し、かつ上部ゲート電極Ｇ
２０は半導体層１４の全体に対向させて形成するととも
に、上部ゲート絶縁膜１６の膜厚を、半導体層１４の前
記メモリ領域に対応する部分の土において厚くしている
ため、半導体層１４の選択トランジスタＴ２ｏ領域とメ
モリトランジスタＴ、ｏのゲート電極である下部ゲーｈ
　”［極Ｇ１ｏとの間（下部ゲートラインＧＬ１゜との
間）　および半導体層１４のメモリトランジスタＴ＋＋
＋領域（下部ゲート絶縁膜１３のメモリ領域に対応する
部分）と選択トランジスタＴ　、ｏ。

Ｔ２゜のゲート電極である上部ゲート電極Ｇ２０との間
をそれぞれ確実に絶縁分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択トランジスタＴＩＯがメモリトランジスタＴ、。のゲ
ート電極（下部ゲート電極）Ｇ、。に印加するゲート電
圧の影響で誤動作することはなく、また、メモリトラン
ジスタＴＩＯが選択トランジスタＴ２．．Ｔ２ｏのゲー
ト電極（上部ゲート電極）Ｇ２ｏに印加するゲート電圧
の影響で誤動作することもないから、半導体層】４およ
びソース、ドレイン電極Ｓ、Ｄを共用するメモリトラン
ジスタＴ１ｏと選択トランジスタＴ２ｏ、Ｔ２ｏとを積
層して構成したものでありながら、メモリトランジスタ
Ｔ、。と選択トランジスタＴ　２０＋　Ｔ　２ｏとをそ
れぞれ正常に動作させて安定した書込み、消去、読出し
を行なうことができる。

また、この薄膜トランジスタメモリでは、上部ゲート絶
縁膜１６のソース、ドレイン電極Ｓ、　　Ｄのほぼ中央
に対向する位置から外側の部分の膜厚も厚くしているた
め、上部ゲート電極Ｇ２ｎとソース、ドレイン電極Ｓ、
Ｄとの間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴＩＯに対して２つの選択トランジ
スタＴ２０を備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第６図〜第８図は本発明の第２の実施例を示している。

この実施例の薄膜トランジスタメモリは。

１つのメモリトランジスタＴ１ｏに対して１つの選択ト
ランジスタＴ２ｏを備えたもので、第６図および第７図
は薄膜トランジスタメモリの断面図および甲面図であり
、第８図は薄膜トランジスタメモリの等価回路図である
。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴ１ｏのゲート電極である下部ゲート電極ＧＩＯ
を、基板１１上に形成した下部ゲートラインＧ　Ｌ　、
ｏの上に半導体層１４の一部分に対向させて突出形成し
て、下部ゲート絶縁膜１３の下部ゲート電極ＧＩＯと対
向する部分をメモリ領域とし、さらに下部ゲートライン
Ｇ　Ｌ　ｔｏと下部ゲート電極ＧＩＯの上に、下部ゲー
トラインＧＬ、。を厚く覆い下部ゲート電極Ｇ１，１を
薄く覆う平和化絶縁膜１２を形成して、この平和化絶縁
膜１２の上に下部ゲート絶縁膜１３形成し、かつ選択ト
ランジスタＴ２Ｌｌのゲート電極である上部ゲート電極
Ｇ２ｏは半導体層１４の全体に対向させて形成するとと
もに、上部ゲート絶縁膜１６を、半導体層１４およびソ
ース　ドレイン電極Ｓ、Ｄの全体を覆う下層膜１６ａと
、下部ゲート絶縁膜１３のメモリ領域（下部ゲート電極
Ｇ１ｏの対向部分）の上とソースドレイン電極Ｓ、Ｄの
ほぼ中央に対向する位置から外側の部分の上とに形成し
た上層膜１６ｂとからなる二層膜として、この上部ゲー
ト絶縁膜１６の膜埋を、前記メモリ領域とソース、ドレ
イン電極Ｓ、Ｄのほぼ中央から外側の部分に対応する部
分においてＩＶ＜したもので、メモリトランジスタＴ１
ｏは、下部ゲート電極ＧＩＤと、下部ゲート絶縁膜］３
と、半導体層１４およびソース、ドレイン電極Ｓ、Ｄと
によって構成され、選択トランジスタＴ２０は、前記半
導体層１４およびソース、ドレイン電極Ｓ、Ｄと、上部
ゲート絶縁膜１６の薄膜部分と、上部ゲート電極Ｇ２ｏ
とによって構成されている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２ｏを１つとしただけで、基本的な構成は
前記第コの実施例と変わらないから、詳細な構造の説明
は図に同符号をイ・工して省略する、また、この実施例
の薄膜トランジスタメモリの書込み、消去、読出しは、
第１の実施例の薄膜トランジスタメモリと同様にして行
なうことができる。

また、前記実施例では、上部ゲート絶縁膜〕６を、半導
体層１４全体を覆う下層膜１６ａ膜と、その上に下部ゲ
ート絶縁膜１３のメモリ領域に郊］応させて形成した上
層膜１６ｂとからなる二層膜としたか、この上部ゲート
絶縁膜１６は、その膜厚を半導体層のメモリ領域対応部
分の上において厚くしたものであれば、前記実施例に限
られるものではない。

すなわち、第９図および第１０図は本発明の第３の実施
例を示し、第１１図および第１２図は本発明の第４の実
施例をボしている、１ まず第３の実施例について説明すると、この実施例の薄
膜トランジスタメモリは、第９図に示すように、上部ゲ
ート絶縁膜１６を下層膜１６ａと上層膜１６ｂとからな
る二層膜とするとともに、その下層膜１６ａを、下部ゲ
ート絶縁膜１３のメモリ領域（下部ゲート電極ＧＩＯの
対向部分）の上とソース、ドレイン電極Ｓ、Ｄのほぼ中
央に対向する位置から外側の部分の上とに形成し、上層
膜１６ｂを、前記下層膜１６ａを覆って基板１１の全面
に形成したもので、前記下層膜１６ａと上層膜１６ｂは
いずれも電荷蓄積機能のない絶縁膜（例えばＳｉＮ膜）
からなっている。また、前記下層膜１６ａの膜厚は３０
００人、上層膜１６ｂの膜厚は２０００人であり、下層
膜１６ａと上層膜１６ｂとからなる厚膜部分の膜厚は５
０００人となっている。

なお、この実施例の薄膜トランジスタメモリは、上部ゲ
ート絶縁膜１６の構造が異なるだけで、その他の構成は
前記第１の実施例と変わらないから、重複する説明は図
に同符号を付して省略する。

この実施例の薄膜トランジスタメモリは、第３図（ａ）
〜（Ｃ）の工程または第４図の工程で下部ゲート電極Ｇ
、。と平坦化膜１２を形成し、次いで第３図（ｄ）〜（
ｆ）の工程によりメモリトランジスタＴ１ｏを構成した
後、第１０図に示す工程で上部ゲート絶縁膜１６を形成
し、その上に上部ゲート電極ＣＺＯを形成して製造され
るもので、上部ゲート絶縁膜１６は次のようにして形成
される。

まず第１０図（ａ）に示すように、メモリトランジスタ
Ｔ１ｏを構成した基板１１上にその全面にわたって、上
部ゲート絶縁膜１６の下層膜１６ａを３０００人の厚さ
に堆積させる。

次に、第１０図（ｂ）に示すように、前記下層膜１６ａ
のうち、下部ゲート絶縁膜１３のメモリ領域とソース電
極Ｓとの間および前記メモリ領域とドレイン電極りとの
間の部分をフォトリソグラフィ法によりエツチング除去
する。

次に、第１０図（ｃ）に示すように、基板１１上の全面
に上部ゲート絶縁膜１６の上層膜１６ｂを２０００人の
厚さに堆積させて上部ゲート絶縁膜１６を完成する。

すなわち、この上部ゲート絶縁膜１６は、下部ゲート絶
縁膜１３のメモリ領域の上の部分とソース、ドレイン電
極Ｓ、Ｄのほぼ中央に対向する位置から外側の部分とを
下層膜１６ａと上層膜１６ｂとからなる二層膜構造の厚
膜部分（膜厚５０００人）とし、前記メモリ領域とソー
ス、ドレイン電極Ｓ、Ｄとの間の部分を上層膜１６ｂの
みからなる薄膜部分（膜厚２０００人）としたものであ
る。

なお、上部ゲート絶縁膜１６の上に形成する上部ゲート
電極Ｇ２ｎは、前記第１の実施例と同様に、アルミニウ
ム等の金属膜を４０００人の厚さに堆積させ、この金属
膜をフォトリソグラフィ法によりパターニングして形成
する。

一方、第４の実施例の薄膜トランジスタメモリは、第１
１図に示すように、上部ゲート絶縁膜１６を単層膜とし
、その表面を選択的にハーフエツチングして厚膜部分と
薄膜部分とを形成したもので、この上部ゲート絶縁膜１
６の厚膜部分の膜厚は５０００人、薄膜部分の膜厚は２
０００人となっている。なお、この実施例の薄膜トラン
ジスタメモリも、上部ゲート絶縁膜１６の構造が異なる
だけで、その他の構成は前記第１の実施例と変わらない
から、重複する説明は図に同符号を付して省略する。

この実施例の薄膜トランジスタメモリは、第３図（ａ）
〜（Ｃ）の工程または第４図の工程で下部ゲート電極Ｇ
ｏｏと平坦化膜１２を形成し、次いで第３図（ｄ）〜（
ｆ）の工程によりメモリトランジスタＴ、。を構成した
後、第１２図に示す工程で上部ゲート絶縁膜１６を形成
し、その上に上部ゲート電極Ｇ　２１１を形成して製造
されるもので、上部ゲート絶縁膜１６は次のようにして
形成される。

まず第１２図（ａ）に示すように、メモリトランジスタ
Ｔ１ｏを構成した基板１１上にその全面にわたって、上
部ゲート絶縁膜（電荷蓄積機能のないＳｉＮ膜）１６を
、これに形成する厚膜部分の厚さ（５０００人）に堆積
させる。

次に、第１２図（ｂ）に示すように、前記上部ゲート絶
縁膜１６のうち、下部ゲート絶縁膜１３のメモリ領域（
下部ゲート電極ＧＩＯの対向部分）とソース電極Ｓとの
間および前記メモリ領域とドレイン電極りとの間の部分
をフォトリングラフィ法により３０００人の深さにハー
フエツチングし、この上部ゲート絶縁膜１６を、前記メ
モリ領域の上の部分とソース、ドレイン電極Ｓ、Ｄのほ
ぼ中央に対向する位置から外側の部分とを膜厚５０００
人の厚膜部分とし、前記メモリ領域とソース、ドレイン
電極Ｓ、Ｄとの間の部分を膜厚２０００人の薄膜部分と
した形状に加工する。

なお、この実施例の場合も、上部ゲート絶縁膜１６の上
に形成する上部ゲート電極Ｇ２０は、前記第１の実施例
と同様に、アルミニウム等の金属膜を４０００人の厚さ
に堆積させ、この金属膜をフォトリソグラフィ法により
パターニングして形成する。

そして、前記第３および第４の実施例の薄膜トランジス
タメモリも、メモリトランジスタＴ１ｏと選択用薄膜ト
ランジスタＴ　２０．　Ｔ　２０とを積層して構成した
ものであるから、メモリトランジスタＴＩＯと選択トラ
ンジスタＴ　２．、　Ｔ　２．とで構成されるトランジ
スタメモリの素子面積を小さくして集積度を上げること
ができるし、また、前記半導体層１４およびソース、ド
レイン電極Ｓ、ＤをメモリトランジスタＴＩＯと選択ト
ランジスタＴ　２．。

Ｔ２Ｏとに共用しているため、少ない工程数で容易に製
造することができる。また、これら実施例の薄膜トラン
ジスタメモリにおいても、メモリトランジスタＴ１ｏの
ゲート電極である下部ゲート電極ＧＩＯを、乱板１１上
に形成した下部ゲートラインＧ　Ｌ　、ｏの上に半導体
層１４の一部分に対向させて突出形成して、下部ゲート
絶縁膜１３の下部ゲート電極Ｇ１ｏと対向する部分をメ
モリ領域とし、さらに前記下部ゲートラインＧＬ、。お
よび下部ゲート電極Ｇ１ｏの上に、下部ゲートラインＧ
　Ｌ　＋　ｏを厚く覆い下部ゲート電極Ｇ、。は薄く覆
う平坦化絶縁膜１２を形成して、この平坦化絶縁膜１２
の上に下部ゲート絶縁膜１３を形成し、かつ選択トラン
ジスタＴ２０＋　　Ｔ　２０のゲート電極である上部ゲ
ート電極Ｇ２Ｌｌと半導体層１４との間の上部ゲート絶
縁膜１６の膜厚を、半導体層１４の前記メモリ領域に対
応する部分の上において厚くしているため、半導体層１
４のメモリ領域対応部分に上部ゲート電極Ｇ２ｏからゲ
ート電圧が印加されてメモリ用薄膜トランジスタを誤動
作させるのを防ぐことができ、したがって、半導体層１
４およびソース、ドレイン電極Ｓ、Ｄを共用するメモリ
トランジスタＴＩｏと選択トランジスタＴ　２０＋　Ｔ
　２ｏとを積層して構成したものでありながら、メモリ
トランジスタＴ、。と選択トランジスタＴ２ｏ、Ｔ２ｏ
とをそれぞれ正常に動作させて安定した書込み、消去、
読出しを行なうことができる。

なお、前記第３および第４の実施例の薄膜トランジスタ
メモリは、１つのメモリトランジスタＴＩＯに対して２
つの選択トランジスタＴ２ｏを備えたものであるが、こ
れら実施例は、１つのメモリトランジスタに対して１つ
の選択トランジスタを備えた薄膜トランジスタメモリに
も適用できることはもちろんである。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものである。この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容品に製造することができる。そして
、この薄膜トランジスタメモリにおいては、下部ゲート
電極を、基板上に形成した下部ゲートラインの上に半導
体層の一部分に対向させて突出形成して、下部ゲート絶
縁膜の下部ゲート電極と対向する部分をメモリ領域とし
、さらに前記下部ゲートラインおよび下部ゲート電極の
上に、下部ゲートラインを厚く覆い下部ゲート電極は薄
く覆う平坦化絶縁膜を形成して、この平坦化絶縁膜の上
に下部ゲート絶縁膜を形成し、かつ上部ゲート電極は半
導体層の全体に対向させて形成するとともに、上部ゲー
ト絶縁膜の膜１＝を、半導体層の前記メモリ領域に対応
する部分の上において厚くしているため、半導体層の選
択用薄膜トランジスタ領域とメモリ用薄膜トランジスタ
のゲート電極である下部ゲート電極との間（下部ゲート
ラインとの間）、および半導体層のメモリ用薄膜トラン
ジスタ領域（下部ゲート絶縁膜のメモリ領域に対応する
部分）と選択用薄膜トランジスタのゲート電極である上
部ゲート電極との間をそれぞれ確実に絶縁分離すること
ができる。したがって、この薄膜トランジスタメモリに
よれば、選択用薄膜トランジスタがメモリ用薄膜トラン
ジスタのゲート電極（下部ゲート電極）に印加するゲー
ト電圧の影響で誤動作することはなく、また、メモリ用
薄膜トランジスタが選択用薄膜トランジスタのゲート電
極（上部ゲート電極）に印加するゲート電圧の影響で誤
動作することもないから、半導体層およびソース１　ド
レイン電極を共用するメモリ用薄膜トランジスタと選択
用薄膜トランジスタとを積層して構成したものでありな
がら、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとをそれぞれ正常に動作させて安定した書込み。

消去、読出しを行なうことができる。

【図面の簡単な説明】

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図、第３図は薄膜トす工程図、第５図は薄
膜トランジスタメモリの等価回路図である。第６図〜第
８図は本発明の第２の実施例を示したもので、第６図お
よび第７図は薄膜トランジスタメモリの断面図および平
面図、第８図は薄膜トランジスタメモリの等価回路図で
ある。第９図および第１０図は本発明の第３の実施例を
示す薄膜トランジスタメモリの断面図およびその上部ゲ
ート絶縁膜の形成工程図、第１１図および第１２図は本
発明の第４の実施例を示す薄膜トランジスタメモリの断
面図およびその上部ゲート絶縁膜の形成工程図である。 第１３図は従来の薄膜トランジスタメモリの等価囲路図
である。 １１・・・基板、Ｔｌｏ・・・メモリ用薄膜トランジス
タ、Ｔ２Ｏ・・・選択用薄膜トランジスタ、Ｇ　Ｌ　、
、・・・下部ゲートライン、Ｇｉｎ・・・下部ゲート電
極、１２・・・１坦化絶縁膜、１３・・・下部ゲート絶
縁膜、１４・・・半導体層、１５・・・オーミックコン
タクト層、Ｓ・・・ソース電極・、Ｄ・・・ドレイン電
極、１６・・・上部ゲート絶縁膜、Ｇ２ｏ・・・上部ゲ
ート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層とこの半導体層の両側部の上に
   形成されたソース、ドレイン電極と、前記半導体層およ
   びソース、ドレイン電極の上に形成された電荷蓄積機能
   のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の上
   に形成された上部ゲート電極とを備え、前記下部ゲート
   電極と下部ゲート絶縁膜と半導体層およびソース、ドレ
   イン電極とでメモリ用薄膜トランジスタを構成し、前記
   半導体層およびソース、ドレイン電極と上部ゲート絶縁
   膜と上部ゲート電極とで選択用薄膜トランジスタを構成
   するとともに、前記下部ゲート電極は、前記基板上に形
   成した下部ゲートラインの上に前記半導体層の一部分に
   対向させて突出形成して、前記下部ゲート絶縁膜の前記
   下部ゲート電極と対向する部分をメモリ領域とし、さら
   に前記下部ゲートラインおよび前記下部ゲート電極の上
   に、前記下部ゲートラインを厚く覆い前記下部ゲート電
   極は薄く覆う平坦化絶縁膜を形成して、この平坦化絶縁
   膜の上に前記下部ゲート絶縁膜を形成し、かつ前記上部
   ゲート電極は前記半導体層の全体に対向させて形成する
   とともに、前記上部ゲート絶縁膜の膜厚を、前記半導体
   層の前記メモリ領域に対応する部分の上において厚くし
   たことを特徴とする薄膜トランジスタメモリ。