JPH03290974A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、ｉ型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第１８図は前記従来の薄膜トランジスタメモリの等価回
路図であり、ここでは、１つのメモリトランジスタに対
して２つの選択トランジスタを備えた薄膜トランジスタ
メモリの等価回路を示している。

第１８図において、Ｔ１はメモリトランジスタ、Ｔ２は
メモリトランジスタＴ１の両側に配置された２つの選択
トランジスタであり、メモリトランジスタＴ１のソース
電極Ｓ１は一方の選択トランジスタＴ２のドレイン電極
Ｄ２に接続され、メモリトランジスタＴ１のドレイン電
極Ｄ１は他方の選択トランジスタＴ２のソース電極Ｓ２
に接続されている。そして、前記一方の選択トランジス
タＴ２のソース電極Ｓ２はトランジスタメモリのソース
電極Ｓ。とされ、他方の選択トランジスタＴ２のドレイ
ン電極Ｄ２はトランジスタメモリのドレイン電極り。と
されており、前記ソース電極Ｓｏは図示しないソースラ
インに接続され、前記ドレイン電極り。は図示しないド
レインラインに接続されている。またメモリトランジス
タＴ、のゲート電極Ｇ１は図示しない第１のゲートライ
ンに接続され、２つの選択トランジスタＴ２のゲート電
極Ｇ２は図示しない第２のゲートラインに共通接続され
ている。なお、前記第１および第２のゲートラインは多
数本平行に配線され、ソースラインおよびドレインライ
ンはゲートラインと直交させて多数本配線されており、
メモリトランジスタＴ１と選択トランジスタＴ２とによ
って構成される薄膜トランジスタメモリは、第１．第２
ゲートラインとソース、ドレインラインとの交差部にそ
れぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第１８図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第１８図
（ａ）に示すように、ソース電極Ｓ。およびドレイン電
極り。を接地（ＧＮＤ）するとともに、選択トランジス
タＴ２のゲート電極Ｇ２にＯＮ電圧ＶＯＮを印加し、メ
モリトランジスタＴ１のゲート電極Ｇ、に書込み電圧＋
ｖＰを印加する。

このような電圧を印加すると、選択トランジスタＴ２が
オンし、メモリトランジスタＴ１のゲート電極Ｇ１とソ
ース、ドレイン電極Ｓｔ、Ｄ＋　との間に書込み電圧子
ＶＰがかかつて、メモリトランジスタＴ　が書込み状態
（ＯＦＦ状態）となる。

また消去時は、第１８図（ｂ）に示すように、ソース電
極Ｓ。およびドレイン電極り。を接地（ＧＮＤ）すると
ともに、選択トランジスタＴ２のゲート電極Ｇ２にＯＮ
電圧■いを印加し、メモリトランジスタＴ１のゲート電
極Ｇ１に、書込み電圧＋■、とは逆電位の消去電圧−ｖ
Ｐを印加する。このような電圧を印加すると、選択トラ
ンジスタＴ２がオンし、メモリトランジスタＴ１のゲー
ト電極Ｇ１　とソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧＋Ｖ、と逆電位の電位差（Ｖｐ）が
生じて、メモリトランジスタＴ、が消去状態（ＯＮ状態
）となる。

一方、読出し時は、第１８図（ｃ）に示すように、メモ
リトランジスタＴ、のゲート電極Ｇ１とソース電極Ｓ。

を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
のゲート電極Ｇ２にＯＮ電圧■。Ｎを印加し、ドレイン
電極り。に続出し電圧ｖｐを印加する。このような電圧
を印加すると、メモリトランジスタＴ１が消去状態（Ｏ
Ｎ状態）であればドレイン電極り。からソース電極Ｓ。

に電流が流れ、メモリトランジスタＴ１が書込み状態（
ＯＦＦ状態）であれば前記電流は流れないため、ソース
電極Ｓ。からソースラインに流れる電流の有無に応じた
読出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ１に対して
２つの選択トランジスタＴ２を備えた薄膜トランジスタ
メモリについて説明したが、薄膜トランジスタメモリに
は、１つのメモリトランジスタに対して１つの選択トラ
ンジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面積（平面積）が大きく、シたがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。

しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容品に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆っ
て前記基板上に形成された電荷蓄積機能をもつ下部ゲー
ト絶縁膜と、この下部ゲート絶縁膜の上に形成された半
導体層と、この半導体層の両側部の上に形成されたソー
ス、ドレイン電極と、前記半導体層およびソース、ドレ
イン電極の上に形成された電荷蓄積機能のない上部ゲー
ト絶縁膜と、この上部ゲート絶縁膜の上に形成された上
部ゲート？ＩＳ極とを備え、前記下部ゲート電極と下部
ゲート絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記下部ゲート電極は、前記基板上
に形成した下部ゲートラインの上に前記半導体層の一部
分に対向させて突出形成して、前記下部ゲート絶縁膜の
前記下部ゲート電極と対向する部分をメモリ領域とし、
前記下部ゲート絶縁膜は、前記基板上に前記下部ゲート
ラインを覆いかつ前記下部ゲート電極の上面を露出させ
る厚さに形成した平坦化絶縁膜の上に形成し、かつ前記
上部ゲート電極は前記半導体層の全体に対向させて形成
するとともに、前記上部ゲート絶縁膜の膜厚を、前記半
導体層の前記メモリ領域に対応する部分の上において厚
くしたものである。

〔作用〕

すなわち、本発明の薄膜トランジスタメモリは、下部ゲ
ート電極と電荷蓄積機能をもつ下部ゲート絶縁膜と半導
体層およびソース、ドレイン電極とを積層して構成した
メモリ用薄膜トランジスタの上に、電荷蓄積機能のない
上部ゲート絶縁膜と上部ゲート電極とを積層して、前記
半導体層およびソース、ドレイン電極をメモリ用薄膜ト
ランジスタと共用する選択用薄膜トランジスタを構成し
たものである。この薄膜トランジスタメモリは、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとを積層
して構成したものであるがら、メモリ用薄膜トランジス
タと選択用薄膜トランジスタとで構成されるトランジス
タメモリの素子面積を小さくして集積度を上げることが
できるし、また前記半導体層およびソース、ドレイン電
極をメモリ用薄膜トランジスタと選択用薄膜トランジス
タとに共用しているため、少ない工程数で容易に製造す
ることができる。そして、この薄膜トランジスタメモリ
においては、下部ゲート電極を、基板上に形成した下部
ゲートラインの上に半導体層の一部分に対向させて突出
形成して、下部ゲート絶縁膜の下部ゲート電極と対向す
る部分をメモリ領域とし、下部ゲート絶縁膜は、基板上
に下部ゲートラインを覆いかつ下部ゲート電極の上面を
露出させるＪＶさに形成した平坦化絶縁膜の上に形成し
、かつ上部ゲート電極は半導体層の全体に対向させて形
成するとともに、上部ゲート絶縁膜の膜厚を、半導体層
の前記メモリ領域に対応する部分の上において厚くして
いるため、半導体層の選択用薄膜トランジスタ領域とメ
モリ用薄膜トランジスタのゲート電極である下部ゲート
電極との間（下部ゲートラインとの間）、および半導体
層のメモリ用薄膜トランジスタ領域（下部ゲート絶縁膜
のメモリ領域に対応する部分）と選択用薄膜トランジス
タのゲート電極である上部ゲート電極との間をそれぞれ
確実に絶縁分離することができる。したがって、この薄
膜トランジスタメモリによれば、選択用薄膜トランジス
タがメモリ用薄膜トランジスタのゲート電極（下部ゲー
ト電極）に印加するゲート電圧の影響で誤動作すること
はなく、また、メモリ用薄膜トランジスタが選択用薄膜
トランジスタのゲート電極（上部ゲート電極）に印加す
るゲート電圧の影響で誤動作することもないから、半導
体層およびソース、ドレイン電極を共用するメモリ用薄
膜トランジスタと選択用薄膜トランジスタとを積層して
構成したものでありながら、メモリ用薄膜トランジスタ
と選択用薄膜トランジスタとをそれぞれ正常に動作させ
て安定した書込み。

消去、読出しを行なうことができる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図〜第１０図は本発明の第１の実施例を示したもの
で、第１図および第２図は薄膜トランジスタメモリの断
面図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁性基板であり、この基板１
１上には下部ゲート電極Ｇ、。が形成されている。この
下部ゲート電極Ｇ１ｏは、基板１１上に形成した下部ゲ
ートラインＧＬ、。の上に局部的に突出形成されており
、この下部ゲート電極Ｇ、。は、下部ゲートラインＧ　
Ｌ　、ｏと同じ幅に、３０００人の厚さに形成されてい
る。また、前記基板１１上には、上部ゲート電極ＧＩＯ
の上面を除いて下部ゲートラインＧＬ、。全体を覆う平
坦化絶縁膜１２が形成されている。”この平坦化絶縁膜
１２は電荷蓄積機能のない絶縁膜からなっており、この
平坦化絶縁膜１２は、その上面が下部ゲート電極Ｇ、。

の上面とほぼ面一になる膜厚に形成されている。そして
、この平坦化絶縁膜１２の上には、前記下部ゲート電極
ＧＩＯを覆う下部ゲート絶縁膜１３が、基板１１のほぼ
全面にわたって形成されている。この上部ゲート絶縁膜
１３はその上層部の全域に電荷蓄積機能をもたせたもの
で、この下部ゲート絶縁膜１３は、電荷蓄積機能のない
Ｓｉ　Ｎ　（窒化シリコン）からなる下層絶縁膜１”３
ａの上に、Ｓｉ　　（シリコン）の組成比を多くして電
荷蓄積機能をもたせたＳｉＮからなるメモリ性絶縁膜１
３ｂを積層した二層膜となっている。

なお、前記下層絶縁膜１３ａの膜厚は１９００人、メモ
リ性絶縁Ｎ１５ｂの膜厚は　１００人である。

この下部ゲート絶縁膜１３の上（メモリ性絶縁膜１３ｂ
の上）には、アモルファスシリコンまたはポリシリコン
からなるｌ型の半導体層１４がトランジスタメモリの素
子形状に対応するパターンに形成されており、この半導
体層１４の両側部の上には、ｎ型半導体（ｎ型不純物を
ドープしたアモルファスシリコンまたはポリシリコン）
からなるオーミックコンタクト層１５を介して、ソース
電極Ｓとドレイン電極りが形成されている。このソース
電極Ｓおよびドレイン電極りはそれぞれ、下部ゲート絶
縁膜１３の上に前記下部ゲートラインＧ　Ｌ　、ｏと直
交させて配線したソースラインＳＬおよびドレインライ
ンＤＬにつながっている。そして、前記半導体層１４お
よびソース、ドレイン電極Ｓ、Ｄの上には、基板１１の
ほぼ全面にわたって、電荷蓄積機能のない窒化シリコン
からなる上部ゲート絶縁膜１６が形成されている。この
上部ゲート絶縁膜１６の上には、上部ゲートラインＧＬ
２ｏが下部ゲートラインＧ　Ｌ　＋　ｏと平行に配線さ
れており、この上部ゲートラインＧＬ２ｏのうちの半導
体層１４上の部分は上部ゲート電極Ｇ２０とされている
。

そして、前記下部ゲート電極Ｇｌｔｌと、電荷蓄積機能
をもつ下部ゲート絶縁膜１３と、半導体層１４およびソ
ース、ドレイン電極Ｓ、Ｄとは、逆スタガー型のメモリ
用薄膜トランジスタ（以下、メモリトランジスタという
）Ｔｏｏを構成している。

また、このメモリトランジスタＴ１ｏのゲート電極であ
る下部ゲート電極Ｇ、。は、半導体層１４のチャンネル
長方向の中央部（ソース、ドレイン電極Ｓ、Ｄ間の中央
部）に対向させて、半導体層１４のチャンネル長方向幅
のほぼ１／３の幅に形成されており、したがって下部ゲ
ート絶縁膜１３は、下部ゲート電極ＧＩＯと対向する中
央部分だけがメモリ領域となっている。

一方、前記上部ゲート電極Ｇ２０は、半導体層１４の全
体に対向する電極とされており、この上部ゲート電極Ｇ
２０と半導体層１４との間の上部ゲート絶縁膜１６は、
下部ゲート絶縁膜１３のメモリ領域（下部ゲート電極Ｇ
、。の対同部分）の上の部分と、ソース、ドレイン電極
Ｓ、Ｄのほぼ中央に対向する位置から外側の部分の膜厚
を厚くし、前記メモリ領域とソース電極Ｓとの間および
メモリ領域とドレイン電極りとの間の部分の膜厚をそれ
ぞれ薄くした絶縁膜とされている。なお、この上部ゲー
ト絶縁Ｗ！１６の膜厚部分は、ソース、ドレインライン
ＳＬ、ＤＬの長さ方向における絶縁膜全長に形成されて
いる。またこの上部ゲート絶縁膜１６の膜厚部分の膜厚
は、半導体層１４のメモリトランジスタＴｌｏ領域（下
部ゲート絶縁膜１３のメモリ領域に対応する部分）に上
部ゲート電極Ｇ２０からゲート電圧が印加されるのを防
ぐのに十分な厚さ（この実施例では５０００人）とされ
、上部ゲート絶縁膜１６の薄膜部分の膜厚は、半導体層
１４に上部ゲート電極Ｇ２０から十分なゲート電圧を印
加できる厚さ（この実施例では２０００人）とされてい
る。

そして、前記メモリトランジスタＴ　Ｉｌｌの上には、
前記半導体層１４およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴＩＯと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔｚｏ、　Ｔ２Ｏが形成されている。この２つの選択ト
ランジスタＴ２ｏ、Ｔ２ｏは、前記半導体層１４および
ソース、ドレイン電極Ｓ、Ｄと、電荷蓄積機能のない上
部ゲート絶縁膜１６と、上部ゲート電極Ｇ２０とで構成
されたコブラナー型薄膜トランジスタであり、一方の選
択トランジスタＴ２゜は、半導体層１４およびソース、
ドレイン電極Ｓ。

Ｄと、上部ゲート絶縁膜１６の一方の薄膜部分と、上部
ゲート電極Ｇ２０とで構成され、他方の選択トランジス
タＴ２０は、前記半導体層１４およびソース、ドレイン
電極Ｓ、Ｄと、上部ゲート絶縁膜１６の他方の薄膜部分
と、上部ゲート電極Ｇ２０とて構成されている。

この２つの選択トランジスタＴ　２０＋　Ｔ　２ｏは、
そのゲート電極（上部ゲート電極）Ｇ２０を半導体層１
４の全体に対向する電極としたことによってゲト側で共
通接続されており、またこの両選択トランジスタＴ２ｏ
、Ｔ２ｏは、そのソース、ドレイン電ｉＳ、Ｄをメモリ
トランジスタＴ１ｏと共用したことによって、メモリト
ランジスタＴ、。と直列に接続されている。

さらに、前記上部ゲート絶縁膜１６の選択トランジスタ
Ｔ　２ｏ、　　Ｔ　２ｏを構成する２箇所の薄膜部分は
それぞれ、下部ゲート絶縁膜１３のメモリ領域に対応す
る膜厚部分のチャンネル長方向の幅を下部ゲート電極Ｇ
、。のチャンネル長方向幅より小さくすることによって
、下部ゲート電極ＧＩＯの両側部にラップさせである。

このようにしているのは、メモリトランジスタＴ１ｏと
両選択トランジスタＴ２Ｏ１７２０との電気的な接続を
確保するためであり、上部ゲート絶縁膜１６の選択トラ
ンジスタＴ２ｎ、　Ｔ２０を構成する薄膜部分を下部ゲ
ート電極ＧＩＯにラップさせておけば、半導体層１４の
メモリトランジスタＴ１ｏ領域と選択トランジスタＴ２
゜領域との境界部（下部ゲート絶縁膜１３のメモリ領域
に対応する部分の両側部）に、メモリトランジスタＴ１
ｏのゲート電極（下部ゲート電極）Ｇ＋。

からも選択トランジスタＴ２゜、　Ｔ２゜のゲート電極
（上部ゲート電極）Ｇ２０からもゲート電圧を印加する
ことができるから、メモリトランジスタＴＩＯと選択ト
ランジスタＴ２．．　Ｔ２ｏとの両方をＯＮさせたとき
に、半導体層１４を介してドレイン電極りからソース電
極Ｓに電流が流れる。なお、この実施例では、上部ゲー
ト絶縁膜１６のメモリ領域上の膜厚部分の幅を、上部ゲ
ート電極Ｃｚｏの幅のほぼ１／２としているか、この膜
厚部分の幅は、下部ゲート電極ＧＩＧの幅量下であれば
任意の幅でよく、要は、上部ゲート絶縁膜１６の薄膜部
分が下部ゲート電極ＧＩＬＬの少なくとも側縁に対向し
ていればよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上にゲート
ラインＧ　Ｌ　、、となる金属膜３０を５００人の厚さ
に堆積させ、その上に下部ゲート電極Ｇ、。

となる金属膜３１を３０００人の厚さに堆積させる。

なお、下部ゲート電極ＧＩＯとなる上層の金属膜３１は
Ｔａ　　（タンタル）等で形成し、ゲートラインＧＬ、
ｏとなる下層の金属膜３０は、前記上層の金属膜３１と
エツチングレートの異なる金属、例えばＣｒ　　（クロ
ム）等で形成する。

次に、第３図（ｂ）に示すように、前Ｃ己上層の金属膜
３１をフォトリソグラフィ法によりパターニングして下
部ゲート電極Ｇ、。を形成し、次いで前記下層の金属膜
３０をフォトリソグラフィ法によりパターニングしてゲ
ートラインＧ　Ｌ　、、を形成する。

次に、第３図（ｃ）に示すように、基板１１上の全面に
、ＳＩＮ等からなる平坦化絶縁膜１２を下部ゲート電極
Ｇ、１、と同じ膜厚（３０００人）に堆積させ、次いて
第３図（ｄ）に示すように、この平坦化絶縁膜１２の下
部ゲート電極Ｇ、。を覆う部分をフォトリソグラフィ法
によりエツチング除去して、下部ゲート電ｔｌｆｉに　
ｒ　ｏの上面を除いて下部ゲートラインＧ　Ｌ　、ｏ全
体を覆う平坦化絶縁膜１２を形成する。

次に、第３図（ｅ）に示すように、前記平坦化絶縁膜１
２および下部ゲート電極ＧＩＯの上に、電荷蓄積機能の
ない下層絶縁膜（ＳＩ　Ｎ膜）１３ａと、電荷蓄積機能
をもつメモリ性絶縁膜（Ｓｌの組成比を多くしたＳＩＮ
膜）１３ｂとを、１９００人。

１００人の厚さに連続して順次堆積させ、この下層絶縁
膜１３ａとメモリ性絶縁膜１３ｂとからなる二層の下部
ゲート絶縁膜１３を形成し、その上に、ｉ型アモルファ
スシリコンまたはｉ型ポリシリコンからなる半導体層１
４と、ｎ型半導体（ｎ型アモルファスシリコンまたはｎ
型ポリシリコン）からなるオーミックコンタクト層１５
とを、ｌ０００人。

２５０人の厚さに連続して順次堆積させ、さらにその上
に、Ｃｒ等からなるソース、ドレイン電極用金属膜４０
を５００人の厚さに堆積させる。

次に、前記ソース、ドレイン電極用金属膜４０をフォト
リソグラフィ法によりパターニングして、第３図（ｆ）
に示すように、前記ソース、ドレイン電極用金属Ｉｆ！
４０からなるソース、ドレイン電極Ｓ、Ｄおよびソース
、ドレインライン５ＬＤＬを形成し、次いでオーミック
コンタクト層１５をソース、ドレイン電極Ｓ、Ｄおよび
ソース。

ドレインラインＳＬ、ＤＬの形状にパターニングする。

次に、第３図（ｇ）に示すように、前記半導体層１４を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にパターニングして、メモリトランジスタＴ、。を
構成する。なお、この半導体層１４は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｈ）に示すように、基板１１上の全面に
、上部ゲート絶縁膜（電荷蓄積機能のないＳｉＮ膜）１
６を５０００人の厚さに堆積させる。

次に、第３図（ｉ）に示すように、前記上部ゲート絶縁
膜】６のうち、下部ゲート絶縁膜１３のメモリ領域（下
部ゲート電極ＧＩＯの対向部分）とソース電極Ｓとの間
および前記メモリ領域とドレイン電極りとの間の部分を
フォトリソグラフィ法により３０００　Ａの深さ１こハ
ーフエツチングして、この上部ゲート絶縁膜１６を、前
記メモリ領域の上の部分とソース、ドレイン電極Ｓ、Ｄ
のほぼ中央に対向する位置から外側の部分とを膜厚５０
００人の厚膜部分とし、前記メモリ領域とソース、ドレ
イン電極Ｓ、Ｄとの間の部分を膜厚２０００人の薄膜部
分とした形状に加工する。

次に、第３図（ｊ）に示すように、前記上部ゲート絶縁
膜１６の上に八Ω　（アルミニウム）等の金属膜を４０
００人の厚さに堆積させ、この金属膜をフォトリソグラ
フィ法によりパターニングして上部ゲート電極Ｇ２０お
よび上部ゲートラインＧＬ２゜を形成して、２つの選択
トランジスタＴ２０．Ｔ２゜を構成し、薄膜トランジス
タメモリを完成する。

なお、この製造方法では、下部ゲート電極Ｇ□。

と平坦化絶縁膜１２を第３図の（ａ）〜（ｄ）に示した
工程で形成しているが、この下部ゲート電極ＧＩＯと平
坦化絶縁膜１２は他の方法で形成することもできる。

すなわち、第４図〜第９図は前記下部ゲート電極ＧＩＯ
と平坦化絶縁膜１２を形成する他の方法を示している。

第４図に示す方法は、下部ゲート電極Ｇ、。および下部
ゲートラインＧＬ、。を第４図（ａ）、（ｂ）に示すよ
うに前述した方法で形成し、この後、第４図（ｃ）に示
すように、基板１１上の全面にＳｉＮまたはＳＯＧ　（
スピン・オン・ガラス）等からなる平坦化絶縁膜１２を
下部ゲート電極Ｇ、。

の膜厚（３０００人）より十分厚く　（膜面がほぼ平坦
になる厚さ）に堆積または塗布するとともに、この平坦
化絶縁膜１２をドライエツチングにより下部ゲート電極
ＧＩＯの上面が露出するまで第４図（ｄ）に示すように
エツチングバックして、下部ゲート電極ＧＩＯの上面を
除いて下部ゲートラインＧＬ＋ｏ全体を覆う平坦化絶縁
膜１２を形成する方法である。

また、第５図に示す方法は、まず第５図（ａ）に示すよ
うに、基板１１上に、ゲートラインＧ　Ｌ　、ｏとなる
Ｃ「等の金属Ｗ！３０と、下部ゲート電極ＧＩＯとなる
Ｔａ’Ｓの金属膜３１とを５００人。

３０００人の厚さに堆積させ、この後、下層の金属膜３
０をフォトリソグラフィ法によりバターニングしてゲー
トラインＧＬ、、を形成してから、上層の金属膜３１を
フォトリソグラフィ法により第５図（ｂ）に示すように
パターニングして下部ゲート電極ＧＩＯを形成し、次い
でこの下部ゲート電極Ｇ１ｏの上のフォトレジスト（金
属膜３１のパタニングに使用したエツチングマスク）５
０を残したまま基板１１上の全面にＳｉＮ等からなる平
坦化絶縁膜］２を第５図（ｃ）に示すように下部ゲート
電￥ｉ！Ｇ＋ｏと同じ膜ｊｖ（３ｏｏｏ人）に堆積させ
、この後に前記フォトレジスト５０を剥離することによ
り、このフォトレジスト５０の上に堆積した絶縁膜１２
をリフト・オフ除去して、第５図（ｄ）に示すような平
坦化絶縁膜１２を形成する方法である。

さらに、第６図に示す方法は、まず第６図（ａ）に不す
ように、基板１１上にゲートラインＧＬ＋。

となるＣ「等の金属膜を５００人の厚さに堆積させ、こ
の金属膜をフォトリソグラフィ法によりバターニングし
てゲートラインＧＬ＋ｏを形成した後、基板１１上の全
面に、ＳｉＮ等からなる平坦化絶縁膜１２を、形成する
下部ゲート電極ＧＩＯの１１さ（３０００人）に堆積さ
せ、この後、この平坦化絶縁膜１２の下部ゲート電極形
成領域に対応する部分をフォトリングラフィ法により第
６図（ｂ）に示すようにエツチング除去し、次いでこの
平坦化絶縁膜１２の上のフォトレジスト５１を残したま
ま、第６図（ｃ）に示すように下部ゲート電極ＧＩＯと
なるＴａ″Ｓの金属膜３１を３０００人の厚さに堆積さ
せて、平坦化絶縁膜１２のエツチング除去部分に露出し
ているゲートラインＧ　Ｌ　、ｏの上に堆積した金属膜
３１で下部ゲート電極ＧＩＯを形成し、この後、前記フ
ォトレジスト５１を剥離することにょリ、このフォトレ
ジスト５１の上に堆積した金属膜３１をリフト・オフ除
去して、第６図（ｄ）に示すように下部ゲート電極ＧＩ
Ｏを完成する方法である。

また、第７図に示す方法は、下部ゲート電極Ｇ１ｏを二
層の金属膜で形成する方法であり、下部ゲート電極ＧＩ
Ｏと平坦化絶縁膜１２は次のようにして形成する。まず
第７図（ａ）に示すように、基板１１上にゲートライン
Ｇ　Ｌ　、ＯとなるＣ「等の金属膜３０を５００人の厚
さに堆積させ、その上に下部ゲート電極ＧＩＯの下層部
を構成するＴａ等の第１の金属膜を２０００人の厚さに
堆積させる。次に第７図（ｂ）に示すように、この第１
金属膜３１ａをフォトリソグラフィ法により下部ゲート
電極ｃｒａの形状にパターニングし、次いでその下の金
属膜３０をフォトリソグラフィ法によりノくタニングし
てゲートラインＧ　Ｌ　、Ｏを形成する。次に第７図（
Ｃ）に示すように、基板１１上の全面に、ＳＩＮ等から
なる平坦化絶縁膜１２を、形成する下部ゲート電極ＧＩ
Ｏの絶層（３０００人）と同じ膜厚に堆積させる。次に
、この平坦化絶縁膜１２のド部ゲート電極形成領域に対
応する部分をフォトリソグラフィ法により第７図（ｄ）
に示すようにエツチング除去し、次いでこの平坦化絶縁
膜１２の上のフォトレジスト５２を残したまま、第７図
（ｅ）に示すように下部ゲート電極Ｇ１゜の上層部を構
成するＴｉ　　（チタン）等の第２の金属膜３１ｂを１
０００人の厚さに堆積させて、平坦化絶縁膜１２のエツ
チング除去部分に堆積した第２金属膜３１ｂとその下の
前記第２金属膜３１ａとにより総厚３０００人の下部ゲ
ート電極ＧＩＯを形成する。

この後は、前記フォトレジスト５２を剥離することによ
り、このフォトレジスト５２の上に堆積した第２金属膜
３１ｂをリフト・オフ除去して、第７図（ｆ）に示すよ
うに下部ゲート電極ＧＩＯを完成する。

また、第８図に示す方法は、まず第８図（ａ）に不すよ
うに、基板１１上にゲートラインＧ　Ｌ　＋。

となるＣ「等の金属膜を５００人の厚さに堆積させ、こ
の金属膜をフォトリングラフィ法によりパターニングし
てゲートラインＧＬ＋ｏを形成した後、基板１１上の全
面にＳｉＮ等からなる平坦化絶縁膜１２を下部ゲート電
極Ｇ、。の厚さ（３０００人）に堆積させて、この平坦
化絶縁膜１２の下部ゲート電極形成領域に対応する部分
をフォトリソグラフィ法により第８図（ｂ）に示すよう
にエツチング除去し、この後、無電界メツキ法または電
解メツキ法により、平坦化絶縁膜１２のエツチング除去
部分に露出しているゲートラインＧＬ、。の上に金属（
例えば無電界メツキの場合はＮ１等）を３０００人の厚
さに析出させて、第８図（Ｃ）に示すように下部ゲート
電極ＧＩＯを形成する方法である。

一方、第９図に示す方法は、平坦化絶縁膜１２を金属酸
化物で形成する方法であり、下部ゲート電極ＧＩＬＩと
平坦化絶縁膜１２は次のようにして形成する。まず第９
図（ａ）に示すように、基板１１上に、ゲートラインＧ
Ｌ、、となるＣｒ等の金属膜３０と、下部ゲート電極Ｇ
ＩＯとなるＴａ等の金属膜３１とを５００人、　３００
０人の厚さに堆積させ、この両金属膜３０．３１をフォ
トリソグラフィ法によりゲートラインＧ　Ｌ　、Ｏの形
状にパターニングする。次に、第９図（ｂ）に示すよう
に、上層の金属膜３１の下部ゲート電極ＧＩＯとなる部
分の上をフォトレジスト５３でマスクし、この状態で上
層の金属膜３１を陽極酸化して、この金属膜３１のド部
ゲート電極Ｇｌｎとなる部分以外の全域を、金属酸化物
（金属膜３１がＴａの場合はＴａ　２０ｑ　）からなる
・１シ坦化絶縁膜１２とし、この後フォトレジスト５３
を剥離して、第９図（Ｃ）に示すように下部ゲート電極
Ｇ１ｏと平坦化絶縁膜］２とを完成する。

なお、これら第４図〜第９図の方法で下部ゲト電極Ｇ　
１（＋と平坦化絶縁膜１２を形成する場合のいずれも、
これ以後は、第３図の（ｅ）〜（」）に示した工程で薄
膜トランジスタメモリを製造する。

第１０図は前記薄膜トランジスタメモリの等価回路図で
あり、この薄膜トランジスタメモリは、１つの薄膜トラ
ンジスタの中に、メモリトランジスタＴ、ｏと２つの選
択トランジスタＴ２ｏ、Ｔ２ｏとを積層して形成した構
成となっている。なお、第１０図では１つの薄膜トラン
ジスタメモリの等価回路を示しているが、この薄膜トラ
ンジスタメモリは、下部ゲートラインＧｏｏおよび上部
ゲートラインＧ２（＋とソース、ドレインラインＳＬ、
ＤＬとの交差部にそれぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去読出しは次
のようにして行なわれる。

第１０図において、（ａ）は書込み時、（ｂ）は消去時
、（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第１０図
（ａ）に示すように、ソース電極Ｓおよびドレイン電極
りを接地（ＧＮＤ）するとともに、選択トランジスタＴ
２ｏ、Ｔ２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。Ｎを印
加し、メモリトランジスタＴ、。

のゲート電極ＧＩＯに書込み電圧＋Ｖ、を印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ　２０＋　　Ｔ　２ｏがオンし、メモリトランジスタ
ＴＩ（＋のゲート電極Ｇ、。とソース、ドレイン電極Ｓ
、Ｄとの間に書込み電圧＋ＶＰがかかつて下部ゲート絶
縁膜１３のメモリ領域（メモリ性絶縁膜１３ｂのゲート
電極Ｇ１ｏ対向部）に電荷がトラップされ、メモリトラ
ンジスタＴＩＯが書込み状態（ＯＦＦ状態）となる。

また消去時は、第１０図（ｂ）に示すように、ソース電
極Ｓおよびドレイン電極りを接地（ＧＮＤ）するととも
に、選択トランジスタＴ２゜のゲート電極Ｇ２０にＯＮ
電圧ＶＯＮを印加し、メモリトランジスタＴ１ｏのゲー
ト電極ＧＩＧに、書込み電圧＋Ｖ、とは逆電位の消去電
圧−■Ｐを印加する。このような電圧を印加すると、選
択トランジスタＴ２ｏ、Ｔ２ｏがオンし、メモリトラン
ジスタＴ１ｏのゲート電極ＧＩＯとソース、ドレイン電
極Ｓ。

Ｄとの間に書込み電圧＋ｖＰと逆電位の電位差（Ｖｐ）
が生じて下部ゲート絶縁膜１３のメモリ領域にトラップ
されている電荷が放出され、メモリトランジスタＴ、ｏ
が消去状態（ＯＮ状態）となる。

一方、読出し時は、第１０図（Ｃ）に示すように、メモ
リトランジスタＴ１ｏのゲート電極Ｇ、。とソース電極
Ｓを接地（Ｇ　Ｎ　Ｄ）するとともに、選択トランジス
タＴ２ｏ、Ｔ２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。Ｎ
を印加し、ドレイン電極りに読出し電圧Ｖ、を印加する
。このような電圧を印加すると、メモリトランジスタＴ
ＩＯが消去状態（ＯＮ状！！りであればドレイン電極り
からソース電極Ｓに電流が流れ、メモリトランジスタＴ
１ｏが書込み状態（ＯＦＦ状態）であれば前記電流は流
れないため、ソース電極Ｓからソースラインに流れる電
流の有無に応じた読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極ＧＩＯと電６１蓄積機能をもつ下部ゲート絶縁膜１
３と半導体層１４およびソース、ドレイン電極Ｓ、Ｄと
を積層して構成したメモリトランジスタＴ１ｏの上に、
電荷蓄積機能のない上部ゲート絶縁膜１６と上部ゲート
電極Ｇ２０とを積層して、前記半導体層１４およびソー
ス、ドレイン電極ＳＤをメモリトランジスタＴＩＯと共
用する２つの選択トランジスタＴ　２０．　Ｔ　２０を
構成したちのである。

そして、この薄膜トランジスタメモリは、メモリトラン
ジスタＴｌｏと選択用薄膜トランジスタＴ　２ｎ＋　　
Ｔ　２ｏとを積層して構成したものであるから、メモリ
トランジスタＴ、。と選択トランジスタＴ　２０＋Ｔ２
ｏとで構成されるトランジスタメモリの素子面積を小さ
くして集積度を上げることができる。またこの薄膜トラ
ンジスタメモリでは、前記半導体層１４およびソース、
ドレイン電極Ｓ、ＤをメモリトランジスタＴ、。と選択
トランジスタＴ　２０＋Ｔ２ｏとに共用しているため、
前述したような少ない上程数で容易に製造することがで
きる。

しかも、この薄膜トランジスタメモリにおいては、下部
ゲート電極Ｇ１゜を、基板１１上に形成した下部ゲート
ラインＧ　Ｌ　、、の上に半導体層１４の一部分に対向
させて突出形成して、下部ゲート絶縁膜１３の下部ゲー
ト電極Ｇ、。と対向する部分をメモリ領域とし、上部ゲ
ート絶縁膜１３は、基板１１上にＦ部ゲートラインＧ　
Ｌ　、、を覆いかつ下部ゲート電極Ｇ＋ｏの上面を露出
させる厚さに形成した平坦化絶縁膜１２の上に形成し、
かつ上部ゲート電極Ｇ２０は半導体層１３の全体に対向
させて形成するとともに、上部ゲート絶縁膜１６の膜厚
を、半導体層１４の前記メモリ領域に対応する部分の上
において厚くしているため、半導体層１４の選択トラン
ジスタＴ２０領域とメモリトランジスタＴＩＯのゲート
電極である下部ゲート電極ＧＯＯとの間（下部ゲートラ
インＧＬ＋ｏとの間）、および半導体層１４のメモリト
ランジスタＴＩＯ領域（下部ゲート絶縁膜１３のメモリ
領域に対応する部分）と選択トランジスタＴ２．．　Ｔ
２．のゲート電極である上部ゲート電極Ｇ２ｏとの間を
それぞれ確実に絶縁分離することができる。したがって
、この薄膜トランジスタメモリによれば、選択トランジ
スタＴ１ｏがメモリトランジスタＴ１ｏのゲート電極（
下部ゲート［極）Ｇ＋。に印加するゲー）［圧の影響で
誤動作することはなく、また、メモリトランジスタＴ、
ｏが選択トランジスタＴ　２０＋　Ｔ　２ｏのゲート電
極（上部ゲート電極）Ｇ２０に印加するゲート電圧の影
響で誤動作することもないから、半導体層１４およびソ
ース、ドレイン電極Ｓ、Ｄを共用するメモリトランジス
タＴ、。と選択トランジスタＴ２．．　　Ｔ２ｏとを積
層して構成したものでありながら、メモリトランジスタ
Ｔｌｏと選択トランジスタＴ２ｏ、Ｔ２ｏとをそれぞれ
正常に動作させて安定した書込み、消去、読出しを行な
うことができる。

また、この薄膜トランジスタメモリでは、上部ゲート絶
縁膜１６のソース、ドレイン電極Ｓ、　　Ｄのほぼ中央
に対向する位置から外側の部分の膜Ｊ−も厚くしている
ため、上部ゲート電極Ｇ２０とソース、ドレイン電極Ｓ
、Ｄとの間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ、。に対して２つの選択トランジ
スタＴ２０を備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第１１図〜第１３図は本発明の第２の実施例を示してい
る。この実施例の薄膜トランジスタメモリは、１つのメ
モリトランジスタＴＩＯに対して１つの選択トランジス
タＴ２ｏを備えたもので、第１１図および第１２図は薄
膜トランジスタメモリの断面図および平面図であり、第
１３図は薄１１＋トランジスタメモリの等価回路図であ
る。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴ１ｏのゲート電極である下部ゲート電極ＧＩＯ
を、基板１１上に形成した下部ゲートラインＧＬ、、の
上に半導体層１４の一部分に対向させて突出形成して、
下部ゲート絶縁膜１３の下部ゲート電極Ｇ、。と対向す
る部分をメモリ領域とし、下部ゲート絶縁膜１３は、基
板１１上に下部ゲートラインＧＬ、。を覆いかつ下部ゲ
ート電極Ｇ、。の上面を露出させる厚さに形成した１４
坦化絶縁膜１２の上に形成し、かつ選択トランジスタＴ
２ｏのゲート電極である上部ゲート電極Ｇ２０は半導体
層１４の全体に対向させて形成するとともに、上部ゲー
ト絶縁膜１６の膜厚を、前記メモリ領域に対応する部分
の土においてＪｖ＜したもので、メモリトランジスタＴ
Ｉｏは、下部ゲート電極ＧＩＯと、下部ゲート絶縁膜１
′３と、半導体層１４およびソース、ドレイン電極Ｓ、
Ｄとによって構成され、選択トランジスタＴ２ｏは、前
記半導体層１４およびソース、ドレイン電極Ｓ、Ｄと、
上部ゲート絶縁膜１６の薄膜部分と、上部ゲート電極Ｇ
２０とによって構成されている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２ｏを１つとしただけで、基本的な構成は
前記第１の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことかできる。

また、前５ピの実施例では、上部ゲート絶縁膜１６を、
単層膜をハーフエツチングして厚膜部分と薄膜部分を形
成したものとしたが、この上部ゲート絶縁膜１６は、二
層膜構造としてもよい。

第１４図および第１５図は本発明の第３の実施例を示し
、第１６図および第１７図は本発明の第４の実施例を示
しており、この各実施例はいずれも、上部ゲート絶縁膜
１６を、下層膜１６ａと上層膜１６ｂとからなる二層膜
構造としたものである。

まず第３の実施例について説明すると、この実施例の薄
膜トランジスタメモリは、第１４図に示すように、上部
ゲート絶縁膜１６の下層膜１６ａを、上部ゲート絶縁膜
１３のメモリ領域（下部ゲート電極Ｇ　、、、の対同部
分）の上とソース、ドレイン電極Ｓ、Ｄのほぼ中央に対
向する位置から外側の部分の上とに形成し、上層膜１６
ｂを、前記下層膜１６ａを覆って基板１１の全面に形成
したもので、前記下層膜１６ａと上層膜１６ｂはいずれ
も電荷蓄積機能のない絶縁ＩＩ！（例えば窒化シリコン
膜）からなっている。また、前記下層膜１６ａの膜厚は
３０００人、上層膜１６ｂの膜厚は２０００人であり、
下層膜１６ａと上層膜１６ｂとからなる厚膜部分の膜厚
は５０００人となっている。なお、この実施例の薄膜ト
ランジスタメモリは、上部ゲート絶縁膜１６を二層膜構
造としただけで、その他の構成は前記第１の実施例と変
わらないから、重複する説明は図に同符号を付して省略
する。

この実施例の薄膜トランジスタメモリは、第３図（ａ）
〜（ｄ）または第４図〜第９図のいずれかの工程で下部
ゲート電極ＧＩＯと平坦化膜１２を形成し、次いて第３
図（ｅ）〜（ｇ）の工程によりメモリトランジスタＴ１
ｏを構成した後、第１５図に示す工程で上部ゲート絶縁
膜１６を形成し、その上に上部ゲート電極Ｇ２０を形成
して製造されるもので、上部ゲート絶縁膜１６は次のよ
うにして形成される。

まず第１５図（ａ）に示すように、メモリトランジスタ
Ｔ１ｏを構成した基板１１上にその全面にわたって、上
部ゲート絶縁膜１６の下層膜１６ａを３０００人の厚さ
に堆積させる。

次に、第１５図（ｂ）に示すように、前記上層膜１６ａ
のうち、下部ゲート絶縁膜１３のメモリ領域とソース電
極Ｓとの間および前記メモリ領域とドレイン電極りとの
間の部分をフォトリソグラフィ法によりエツチング除去
する。

次に、第１５図（ｃ）に示すように、基板１１上の全面
に上部ゲート絶縁膜１６の上層膜１６ｂを２０００人の
厚さに堆積させて上部ゲート絶縁膜１６を完成する。

すなわち、この上部ゲート絶縁膜１６は、下部ゲート絶
縁膜１３のメモリ領域の上の部分とソース、ドレイン電
極Ｓ、Ｄのほぼ中央に対向する位置から外側の部分とを
下層膜１６ａと上層膜１６ｂとからなる二層膜構造の厚
膜部分（膜厚５０００人）とし、前記メモリ領域とソー
ス、ドレイン電極Ｓ、Ｄとの間の部分を上層膜１６ｂの
みからなる薄膜部分（膜厚２０００人）としたものであ
る。

なお、上部ゲート絶縁膜１６の上に形成する上部ゲート
電極Ｇ２０は、前記第１の実施例と同様に、アルミニウ
ム等の金属膜を４０００人の厚さに堆積させ、この金属
膜をフォトリソグラフィ法によりパターニングして形成
する。

一方、第４の実施例の薄膜トランジスタメモリは、第１
６図に示すように、上部ゲート絶縁膜１６の下層膜１６
ａを基板１１の全面にわたって形成し、上層膜１６ｂを
、下部ゲート絶縁膜１３のメモリ領域（下部ケート電極
Ｇ、。の対向部分）の上とソース、ドレイン電極Ｓ、Ｄ
のほぼ中央に対向する位置から外側の部分の上とに形成
したもので、前記下層膜１６ａと上層膜１６ｂはいずれ
も電荷蓄積機能のない絶縁膜であり、さらに下層膜１６
ａと上層膜１６ｂとは、エツチングレートか互いに異な
る絶縁物質で形成されている。なお、この実施例では、
上層膜１６ａを窒化シリコン（Ｓｉ　Ｎ）膜とし、上層
膜１６ｂを（酸化シリコン（ＳｉＯ２）膜としている。

また、前記−上層膜１６ａの膜厚は２０００人、上層膜
１６ｂの膜厚は３０００人であり、下層膜１６ａと上層
膜１６ｂとからなる）１膜部分の膜ｊマ′は５０００人
となっている。なお、この実施例の薄膜トランジスタメ
モリも、上部ゲート絶縁膜］６を二層膜構造としただけ
で、その他の構成は前記第１の実施例と変わらないから
、重複する説明は図に同符号を付して省略する。

この実施例の薄膜トランジスタメモリは、第３図（ａ）
〜（ｄ）または第４図〜第９図のいずれかの］二程で下
部ゲート電極ＧＩＯと平坦化膜１２を形成し、次いで第
３図（ｅ）〜（ｇ）の工程によりメモリトランジスタＴ
ＩＯを構成した後、第１７図に示す工程で上部ゲート絶
縁膜１６を形成し、その上に上部ゲート電極Ｇ２０を形
成して製造されるもので、上部ゲート絶縁膜１６は次の
ようにして形成される。

まず第１７図（ａ）に示すように、メモリトランジスタ
Ｔ、。を構成した基板１１上にその全面にわたって、上
部ゲート絶縁膜１６の下層膜（窒化シリコン膜）１６ａ
を２０００人の厚さに堆積させ、この下層膜１６ａの上
にその全面にわたって上層膜（酸化シリコン膜）１６ｂ
を３０００人の厚さに堆積させる。

次に、第１７図（ｂ）に示すように、前記上層膜１６ｂ
のうち、下部ゲート絶縁膜１３のメモリ領域とソース電
極Ｓとの間および前記メモリ領域とドレイン電極りとの
間の部分をフォトリソグラフィ法によりエツチング除去
して上部ゲート絶縁膜１６を完成する。この場合、下層
膜１６ａは上層膜１６ｂとはエツチングレートが異なる
から、上層膜１６ｂのエツチングに際して下層膜１６ａ
がエツチングされることはない。

すなわち、この上部ゲート絶縁膜１６は、下部ゲート絶
縁膜１３のメモリ領域の上の部分とソース、ドレイン電
極Ｓ、Ｄのほぼ中央に対向する位置から外側の部分とを
下層膜１６ａと上層膜１６ｂとからなる二層膜構造の厚
膜部分（膜厚５０００人）とし、前記メモリ領域とソー
ス、ドレイン電極Ｓ、Ｄとの間の部分を下層膜１６ａの
みからなる薄膜部分（膜厚２０００人）としたものであ
る。

なお、この実施例の場合も、上部ゲート絶縁膜１６の上
に形成する上部ゲート電極Ｇ２０は、前記第１の実施例
と同様に、アルミニウム等の金属膜を４０圓人の厚さに
堆積させ、この金属膜をフォトリソグラフィ法によりバ
ターニングして形成する。

そして、前記第３および第４の実施例の薄膜トランジス
タメモリも、メモリトランジスタＴ、。と選択用薄膜ト
ランジスタＴ　２０＋　Ｔ　２ｏとを積層して構成した
ものであるから、メモリトランジスタＴ、。と選択トラ
ンジスタＴ２ｏ、Ｔ２ｏとで構成されるトランジスタメ
モリの素子面積を小さくして集積度を上げることができ
るし、また、前記半導体層１４およびソース、ドレイン
電極Ｓ、ＤをメモリトランジスタＴＩＯと選択トランジ
スタＴ　２０゜Ｔ２Ｏとに共用しているため、少ない工
程数で容品に製造することができる。また、これら実施
例の薄膜トランジスタメモリにおいても、メモリトラン
ジスタＴ、。のゲート電極である下部ゲート電極ＧＩＯ
を、基板１１上に形成した下部ゲートラインＧ　Ｌ　、
、の上に半導体層１４の一部分に対向させて突出形成し
て、下部ゲート絶縁膜１３の下部ゲート電極ＣＯＯと対
向する部分をメモリ領域とし、下部ゲート絶縁１１％１
３は、基板１１上に下部ゲートラインＧ　Ｌ　、ｏを覆
いかつ下部ゲート電極ＧＩＯの上面を露出させる厚さに
形成した平坦化絶縁膜１２の上に形成し、かつ選択トラ
ンジスタ”　２０＋　Ｔ２Ｏのゲート電極である上部ゲ
ート電極Ｇ２０と半導体層１４との間の上部ゲート絶縁
膜１６の膜厚を、半導体層１４の前記メモリ領域に対応
する部分の上において厚くしているため、半導体層１４
のメモリ領域対応部分に上部ゲート電極Ｇ２０からゲー
ト電圧が印加されてメモリ用薄膜トランジスタを誤動作
させるのを防ぐことができ、したがって、半導体層１４
およびソース、ドレイン電極Ｓ、　　Ｄを共用するメモ
リトランジスタＴＩＯと選択トランジスタＴ２ｏ、Ｔ２
ｏとを積層して構成したものでありながら、メモリトラ
ンジスタＴＩＯと選択トランジスタＴ２（１＋　Ｔ　２
０とをそれぞれ正常に動作させて安定した書込み、消去
、読出しを行なうことができる。

なお、前記第３および第４の実施例の薄膜トランジスタ
メモリは、１つのメモリトランジスタＴ１ｏに対して２
つの選択トランジスタＴ２ｏを備えたものであるが、こ
れら実施例は、１つのメモリトランジスタに対して１つ
の選択トランジスタを備えた薄膜トランジスタメモリに
も適用できることはもちろんである。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものである。この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとて構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容易に製造することができる。そして
、この薄膜トランジスタメモリにおいては、下部ゲート
電極を、基板上に形成した下部ゲートラインの上に半導
体層の一部分に対向させて突出形成して、下部ゲート絶
縁膜の下部ゲート電極と対向する部分をメモリ領域とし
、下部ゲート絶縁膜は、基板上に下部ゲートラインを覆
いかつ下部ゲート電極の上面を露出させる厚さに形成し
た重用化絶縁膜の上に形成し、かつ上部ゲート電極は半
導体層の全体に対向させて形成するとともに、上部ゲー
ト絶縁膜の膜厚を、半導体層の前記メモリ領域に対応す
る部分の上において厚くしているため、半導体層の選択
用薄膜トランジスタ領域とメモリ用薄膜トランジスタの
ゲート電極である下部ゲート電極との間（下部ゲートラ
インとの間）、および半導体層のメモリ用薄膜トランジ
スタ領域（下部ゲート絶縁膜のメモリ領域に対応する部
分）と選択用薄膜トランジスタのゲート電極である上部
ゲート電極との間をそれぞれ確実に絶縁分離することが
できる。し、たがって、この薄膜トランジスタメモリに
よれば、選択用薄膜トランジスタがメモリ用薄膜トラン
ジスタのゲート電極（下部ゲート電極）に印加するゲー
ト電圧の影響で誤動作することはなく、また、メモリ用
薄膜トランジスタが選択用薄膜トランジスタのゲート電
極（上部ゲート電極）に印加するゲート電圧の影響で誤
動作することもないから、半導体層およびソース、ドレ
イン電極を共用するメモリ用薄膜トランジスタと選択用
薄膜トランジスタとを積層して構成したものでありなが
ら、メモリ用薄膜トランジスタと選択用薄膜トランジス
タとをそれぞれ正常に動作させて安定した書込み、消去
。

読出しを行なうことができる。

【図面の簡単な説明】

第１図〜第１０図は本発明の第１の実施例を示したしの
で、第１図および第２図は薄膜トランジスタメモリの断
面図および平面図、第３図は薄膜成力法を示す工程図、
第１０図は薄膜トランジスタメモリの等価回路図である
。第１１図〜第１３図は本発明の第２の実施例を示した
もので、第１１図および第１２図は薄膜トランジスタメ
モリの断面図および平面図、第１３図は薄膜トランジス
タメモリの等価回路図である。第１４図および第１５図
は本発明の第３の実施例を示す薄膜トランジスタメモリ
の断面図およびその上部ゲート絶縁膜の形成工程図、第
１６図および第１７図は本発明の第４の実施例を示す薄
膜トランジスタメモリの断面図およびその上部ゲート絶
縁膜の形成工程図である。第１８図は従来の薄膜トラン
ジスタメモリの等価回路図である。 １〕・・・基板、ＴＩＯ・・・メモリ用薄膜トランジス
タ、Ｔｏｏ・選択用薄膜トランジスタ、ＧＬ、。・・・
下部ゲトライン、Ｇ、。・・下部ゲート電極、〕２・・
・平和化絶縁朕、１３・・・下部ゲート絶縁膜、１４・
・・半導体層、１５・・・オーミックコンタクト層、Ｓ
・・・ソース電極、Ｄ・・ドレイン電極、１６・・・上
部ゲート絶縁膜、Ｇ２ｏ・・上部ゲート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層と、この半導体層の両側部の上
   に形成されたソース、ドレイン電極と、前記半導体層お
   よびソース、ドレイン電極の上に形成された電荷蓄積機
   能のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の
   上に形成された上部ゲート電極とを備え、前記下部ゲー
   ト電極と下部ゲート絶縁膜と半導体層およびソース、ド
   レイン電極とでメモリ用薄膜トランジスタを構成し、前
   記半導体層およびソース、ドレイン電極と上部ゲート絶
   縁膜と上部ゲート電極とで選択用薄膜トランジスタを構
   成するとともに、前記下部ゲート電極は、前記基板上に
   形成した下部ゲートラインの上に前記半導体層の一部分
   に対向させて突出形成して、前記下部ゲート絶縁膜の前
   記下部ゲート電極と対向する部分をメモリ領域とし、前
   記下部ゲート絶縁膜は、前記基板上に前記下部ゲートラ
   インを覆いかつ前記下部ゲート電極の上面を露出させる
   厚さに形成した平坦化絶縁膜の上に形成し、かつ前記上
   部ゲート電極は前記半導体層の全体に対向させて形成す
   るとともに、前記上部ゲート絶縁膜の膜厚を、前記半導
   体層の前記メモリ領域に対応する部分の上において厚く
   したことを特徴とする薄膜トランジスタメモリ。