JPH03291020A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く本発明の産業上の利用分野〉 本発明は、ＰＬＬ＠路に関する。

〈従来技術〉 ＰＬＬ回路は、発振器の出力信号成分を常に参照信号に
同期させるようにループ制御を行なっており、発振器の
出力信号の周波数安定度を参照信号の周波数安定度とほ
ぼ同等にすることができるため、各種の信号発生器に用
いられている。

第５１ｇはこのような目的で用いられる従来のＰしし回
路の構成を示しており、制御電圧■の大きさに応じて出
力周波数ＦＯが可変される電圧制御発振１！（ｊＸ下、
■ＣＯと記す）１からの出力は、外部から分周比の設定
が可能なプログラマブル分周Ｉ！（以下、単に分周器と
記す）２で１／Ｎに分周され、位相比較器３に入力され
ている。

位相比較器３は、この分周出力信号と参照信号（周波数
Ｆｒ）との周波数および位相の比較を行ない、その周波
数差および位相差に応じた胴差信号をループフィルタ４
に出力する。

ループフィルタ４は、分局出力信号の周波数が参照信号
の周波数と等しく、またその位相差が所定値になる方向
にｖｃｏｉの発振周波数を可変させるための制御ｍ電圧
Ｖを誤差信号から抽出してＶＣｏｌに入力する。

したがって、このループ＃ＪｌによりＶＣＯｌの出力周
波数ＦＯは常にＮ−ＦｒにｔｌＪ即され、分周比Ｎが可
変されると出力周波数ＦＯも参照信号の周波数Ｆ「ステ
ップで変化する。

ところが、分局器２の分周可能な周波数には限界（数１
０ＭＨｚ程度）があること、また高いＣ／Ｎの出力信号
を得るためには高いループゲインが必要なことから、１
００ＭＨｚを越えるようなＰＬＬ回路では第６図に示す
ように、ＶＣＯＩと分周器２との間にミキサ５と低域通
過フィルタ（ＬＰＦと記す）６を設け、ＶＣＯｌの出力
信号を局発信号（周波数Ｆａ）によってヘテロダイン変
換し１分局器２に入力される信号の周波数を分局可能な
周波数に下げるとともに分周比Ｎを小さくするようにし
ている。

第６図に示したＰＬＬ回路では、ＶＣＯｌの出力周波数
ＦＯは、Ｆａ　＋Ｎ　−１”ｒとなり、第５図のＰＬＬ
回路と比べて局発周波数１”ａの分（Ｆａ／／Ｆ「）だ
け小さな分局比を用いて同一の出力周波数ＦＯが得られ
、分周比が小さい分だけ高いループゲインが期待できる
。

しかし、例えば、所望する出力周波数Ｆｏを１１０〜１
５９ＭＨ２、参照信号の周波数Ｆ「を１ＭＨ２、また局
発信号の周波数Ｆａを１００ＭＨｚとしたとき、必要な
分局比Ｎは１０〜５９となり、はぼ６倍の変化が必要と
になる このように分局比の変化率の大きいＰＬＬ回路では、ル
ープ応答特性がその分周比によって大きく変化するため
、所望する出力周波数全域で高いＣ／Ｎを侍ることが困
ｎとなる。

これを軽減するために、従来は、局発信号の周波数Ｆａ
を例えば、１００ＭＨｚと１２５ＭＨｚに切換えられる
ようにして、所望する出力周波数ＦＯが１１０〜１３４
ＭＨ２のときは１００ＭＨ２の局発信号で周波数変換し
、所望する出力周波数ＦＯが１３５〜１５９ＭＨｚのと
きは１２５Ｍ１−１２の局発信号で周波数変換する。こ
れによって分周比Ｎの可変範囲は、第７図に示すように
１０〜３４で済みループゲインの変化をより小さくする
ことができる。

く解決すべき課題〉 しかしながら、前記のように複数の局発信号を切換えて
分周器２の分周比の変化率を小さくするようにしたＰＬ
Ｌ回路では、出力信号の周波数が所望する出力周波数Ｆ
Ｏのイメージ周波数ＦＯにロックしてしまう場合がある
。

以下、このイメージロックについて説明する。

例えば、現在の出力周波数ＦＯが１１０ＭＨｚ（分局比
Ｎ＝１０、Ｆａ＝１００Ｍ）Ｉｚ　）の状態で、その出
力周波数を１４０ＭＨｚにするために１分層比を１５１
局発周波数Ｆａを１２５ＭＨ２に切換えたとき、ＶＣＯ
Ｉの出力周波数は、ＩＩＯＭＨｚから１４０ＭＨ２に向
って上昇するが、この途中でイメージ周波数Ｆｃ（１４
０−１５＝１２５に近づくと、ループの引込みによりこ
の１２５ＭＨ２にロックしてしまう。

この周波数構成例の場合、局発周波数Ｆａが１００Ｍ）
ｌｚのときのイメージ周波数（Ｆａ−Ｎ・Ｆｒ）は分局
比１０〜３４に対して９０〜６６ＭＨｚとなり、これは
ＶＣＯｌの発振周波数範囲に対して２０ＭＨｚ以上離れ
ているため、ＶＣＯＩの下限周波数を９０Ｍ）Ｉｚより
高くしておけばイメージロックは起こらない。

しかし、局発周波数Ｆａが１２５ＭＨｚのときのイメー
ジ周波数は１１５〜９１ＭＨｚとなり、ＶＣＯｌの発振
周波数範囲と重なる１１５〜１１０Ｍｔ（ｚのイメージ
周波数に対するロックを防ぐことはできない。

このため、■ＣＯ１とループフィルタ４との間に電圧制
限回路を設けて、ＶＣＯｌに対する制御Ｎ圧をイメージ
ロックが起こらないように制＠することも従来より行な
われてりだが、ループフィルタ４とｖｃｏｉの間にこの
ような回路を設けると、その回路自身の雑音により高い
Ｃ／ｆ’ｌｔ得られず、またＶＣＯｌの制ｍ電圧に対す
る周波数特性が一様でないために制限回路の切換えが非
常に複雑になってしまう。

本発明はこの課題を解決したＰＬＬ回路を提供すること
を目的としている。

〈課題を解決するための手段〉 前記課題を解決するために本発明のＰＬＬ回路は、 制御信号の大きさに応じた周波数の信号を発振出力する
発振器と、 発振器の出力信号を、周波数切換え可能な８発信号によ
って発振器の周波数帯域より低く、帯域幅の狭い所定周
波数帯域に変換する周波数変換回路と、 入力設定される分周比データに対応した分周比で周波数
変換回路からの変換出力信号を分周する分周回路と、 分周回路からの分周出力信号と参照信号との周波数差お
よび位相差に応じたＩ！を差信号を出力する位相比較器
と、 位相比較器からのＷＡ差信号を受け、分周出力信号と参
照信号とが位相同期するための制御信号を発振器へ出力
するループフィルタとによりＰＬＬループが構成され、
発振器の出力周波数を所望周波数にロックさせるＰＬＬ
回路であって、分周回路に対する分周比データの更新設
定がなされる間はＰＬＬループを非ロック状態にして、
制御信号の大きさを上限値または下限値へ追込み、分周
比データの更新設定がなされた後に非ロック状態を解除
するループ飽和回路を備えている。

く作用〉 したがって、分周比データが入力設定されている間、こ
のＰＬＬループは非ロック状態となり、発振器に対する
制御信号は上限値または下ｗｉ値に追込まれ、分周比デ
ータの設定が完了すると、発振器の出力周波数は上限周
波数または下限周波数からイメージ周波数を通過しない
で所望周波数にロックする。

く本発明の実施例〉 以下、図面に基づいて本発明の一実施例を説明する。

第１図は一実施例のＰＬＬ回路１ｏの構成を示すブロッ
ク図であり、前述（第６図）のＰＬＬ回路と同一構成の
ものには同一図番を付して説明を省略する。

第４図において、１１は、ＶＣＯｌの出力をより低い周
波数帯域に変換する周波数変換回路であり、１２は１０
０ＭＨ７および１２５ＭＨｚの局発信号を出力する局発
信号発生器である。

１３は、８発信号のいずれか一方をミキサ５に入力する
局発切換スイッチである。

１４は分周Ｗｇ２とシフトレジスタ１５からなる分周回
路であり、後述する周波数制御部２ｏがらのクロックパ
ルスに同期してシリアル入力される６ビツトの分周比デ
ータをシフトレジスタ１５に記憶してその分周比データ
を分周器２に設定する。

１６は、タイマ回路１７とスイッチ回路１８からなるル
ープ飽和回路であり、再トリガ型のタイマ回路１７は周
波数制御部２０からのクロックパルスの立上がり時にこ
のクロックパルスの周期より長い“１」”レベルのパル
スを出力する。

スイッチ回路１８は、位相比較器３の一方の入力端子を
分周器２の出力または接地側に切換接続できるようにア
ナログスイッチ等でａ成され、タイマ回路１７の出力が
Ｌ”レベルの間は端子１８ａ側が閉じられ、゛″ＨＨＨ
Ｈレベル端子１８ｂ側が閉じられる。

周波数制御部２０は、外部から入力される周波数データ
Ｆｄに基づいて、ＰＬＬ回Ｍ１０からの出力周波数ＦＯ
がこの周波数データＦｄに一致するための分周比および
局発周波数の選択を行なう。

２１は、周波数データＦｄが１１０〜１３４ＭＨｚある
いは１３５〜１５９ＭＨｚのいずれの範囲にあるかを判
定し、この判定信号により局発切換スイッチ１３を対応
する局発信号側に切替える局発選択手段である。

２２は、この判定信号により選択される局発周波数Ｆａ
と周波数データＦｄとにより必要な分周比Ｎを）−ｄ−
Ｆａで算出する分局比粋出手段である。　したがって、
周波数データＦｄに対する分周比および局発周波数Ｆａ
の関係は第２図に示すようになる。

２３は算出された分周比データＮを記憶し、クロックパ
ルスに同期してシリアル出力する６ビツトのパラレルシ
リアル変換器、２４は分周比データＮがパラレルシリア
ル変換器２３に記憶されてから６１！］のりＯツクパル
スをこのパラレルシリアル変換器２３に出力するクロッ
クパルス発生器である。

なお、ＶＣＯｌは前述したように１１０〜１５９ＭＨｚ
の周波数可変範囲を有しており、ＬＰＦ６は３４Ｍ１−
１ｚを越える周波数の信号の通過を遮断するように４Ｍ
成されているものとする。

次にこのＰＬＬ回路の動作について説明する。

始めに、例えば周波数データＦｄとして“１１０″が周
波数制御部２０に入力されると、局発切換スイッチ１３
は１００ＭＨ２の局発信号側に接続され、分周比データ
Ｎとして１０”、即ち６ビツトで＜００１０１０）のシ
リアルデータがクロックパルスに同期してシフトレジス
タ１５に出力される。

クロックパルスが第３図の（ａ）に示すようにｔ１時か
ら６個連続して出力されている間は、タイマ回路１７の
出力が同図の（ｂ）のように“［（”レベルとなる。

このため、スイッチ回路１８が端子１８ｂ側に接続され
、ＰＬＬ回路１０のループが切断される。

このループ切断中に位相比較器３は分周出力信号の周波
数が参照信号の周波数Ｆ「より低いと判定しつづけるた
め、制御電圧■はその上＠値まで急激に上昇する。

したがって、ＶＣＯｌの出力周波数ＦＯは、第３図の（
Ｃ）に示すようにりＯツクパルスの入力以前にロックし
ていた周波数Ｆ１から上限周波数Ｆ２に非ロック状態の
まま上昇する。

この非ロック状態はタイマ回路１７の出力が１１　Ｈ”
レベルの間継続され、タイマ回路１７の圧力が″Ｌ”レ
ベルに戻るｔ２時には、ＰＬＬ回路１０のループが接続
されるため、上限周波数（１５９ＭＨ２以上の周波数）
で発振していたＶＣＯｌの出力周波数はループの制御に
より所望する周波数１１０ＭＨｚに向って低下しｔ３時
にロックする。

このとき、イメージ周波数ＦＯ−は９０　Ｍ　Ｈｚであ
るため、イメージロックは起こらない。

次に周波数データＦｄとして′１５０″が周波数制御部
２０に入力されると、局発周波数Ｆａは１２５Ｍｆ−１
ｚとなり、分周比データＮとして２５″、即ち６ビツト
で（０１１００１）のシリアルデータがクロックパルス
に同期してシフトレジスタ１５に出力される。

この１個目のクロックパルスが立上がるｔ４時から再び
タイマ回路１７の出力は“Ｈ”レベルとなるため、ＰＬ
Ｌ回路１０のループが切断される。

このループ切断により、１１０ＭＨｚにロックしていた
ＶＣＯｌの出力周波数ＦＯは、前記同様に上限周波数Ｆ
２まで上昇し、ループが接続されるｔｓＦＲまでこの状
態が継続する。

ｔ５詩にループが接続されると、ＶＣＯｌの出力周波数
ＦＯは、ＰＬＬループの制御により上限周波数Ｆ２から
１５０Ｍ）Ｉｚに向って低下し、この所望周波数１５０
ＭＨｚにロックする。

このときのイメージ周波数ＦＯ−は１２５ＭＨｚであり
、ＶＣＯｌの出力周波数はこの１２５ＭＨｚに遅する前
に所望周波数１５０ＭＨｚ　＆−ｏツクするため、イメ
ージロックは起こらない。

この動作は局発信号の周波数切換えを伴わない場合でも
同様であり、周波数データＦｄの切換え毎にＶＣＯｌの
出力周波数は上限周波数に移動してから目的とする所望
周波数にロックするため、どのような場合でもイメージ
ロックは起こらなりことになる。

く本発明の他の実施例〉 前記実施例では、ループ飽和回路１６により分周器２と
位相比較器３との間を切断して、ＶＣＯｌの出力周波数
を上限周波数へ移動させるようにしていたが、これは本
発明を限定するものではなく、例えば第４図に示すよう
にミキサ５に対する局発信号の入力をスイッチ回路１８
″で遮断するようにしてもよく、また、参照信号の周波
数Ｆ「を例えば２倍に切換えるようにしてもよい。

また前記実施例のループ飽和回路１６では再トリガ型の
タイマ回路１７によってループの切断を行なうようにし
ていたが、分局比データの設定時におけるクロックパル
スの数、即ち分周比データのビット数が固定値ｍである
場合には、ｍビット分以上のタイマ時間を有するタイマ
回路を用いてもよい。

また、前記実施例では所望周波数より局発信号の方が低
い場合について説明したが、逆に所望周波数より局発周
波数の方が高い場合についても本発明を適用することが
できる。

この場合は所望周波数よりイメージ周波数の方が高くな
り、ＶＣＯｌの低い周波数範囲においてイメージロック
が発生する可能性があるため、分周比データを設定して
いる間にＶＣＯｌの出力周波数を下限周波数に移動すれ
ば前記同様にイメージロックを防ぐことができる。

また、前記実施例では、２つの局発周波数を切換える場
合について説明したが、３つ以上の局発周波数の切換え
を行なうＰＬＬ回路についても本発明を同様に適用でき
る。

また、前記実施例では入力される分周比データＮがその
まま分周器２の分周比となる場合について説明しただが
、分局比データのうち固宇された上位ビットに対して下
位ビットのみを入力設定する分周回路を備えたＰＬＬ回
路についても本発明を同様に適用できる。

〈本発明の効果〉 本発明のＰＬＬ回路は＃記説明のように分局比データが
設定されている間、ループを非ロック状態にし、制御信
号の大きさを上限値または下限値に追込むようにしてい
るため、Ｐｆｔ望する出力周波数を基準としてそのイメ
ージ周波数と反対側の限界周波数に発振器の周波数を移
動しておくことができ、分周比の設定が完了した後に、
ＰＬＬループのロック副葬がなされる際のイメージロッ
クを完全に防止することができ、高Ｃ／ＮのＰＬＬ回路
を簡単な構成で実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は一実施例の周波数データに対する分周比および局
発周波数の関係を示す図、第３図は一実施例の動作を説
明するためのタイミング図、第４図は本発明の他の実施
例をの構成の要部を示すブロック図である。 第５図および第６図は従来回路の構成を示すブロック図
、第７図は第６図の従来回路における分周比と出力周波
数との関係を示す図である。 １・・・・・・ＶＣｏ、２・・・・・・プログうマブル
分周器、３・・・・・・位相比較器、４・・・・・・ル
ープフィルタ、５・・・・・・ミキサ、６・・・・・・
低域通過フィルタ、１０・・・・・・Ｐ［し回路、１１
・・・・・・周波数変換回路、７２・・・・・・局発信
号発生器、１３・・・・・・局発切換スイッチ、１４・
・・・・・分周回路、１５・・・・・・シフトレジスタ
、１６・・・・・・ループ飽和回路、１７・・・・・・
タイマ回路、１８・・・・・・スイッチ回路、 ２０・・・・・・周波数制御部。

Claims (2)

【特許請求の範囲】
1. （１）制御信号の大きさに応じた周波数の信号を発振出
   力する発振器と、 前記発振器の出力信号を、周波数切換え可能な局発信号
   によつて前記発振器の周波数帯域より低く、帯域幅の狭
   い所定周波数帯域に変換する周波数変換回路と、 入力設定される分周比データに対応した分周比で前記周
   波数変換回路からの変換出力信号を分周する分周回路と
   、 前記分周回路からの分周出力信号と参照信号との周波数
   差および位相差に応じた誤差信号を出力する位相比較器
   と、 前記位相比較器からの誤差信号を受け、前記分周出力信
   号と参照信号とが位相同期するための制御信号を前記発
   振器へ出力するループフィルタとによりＰＬＬループが
   構成され、前記発振器の出力周波数を所望周波数にロッ
   クさせるＰＬＬ回路であつて、 前記分周回路に対する分周比データの更新設定がなされ
   る間は前記ＰＬＬループを非ロック状態にして、前記制
   御信号の大きさを上限値または下限値へ追込み、前記分
   周比データの更新設定がなされた後に前記非ロック状態
   を解除するループ飽和回路を備えたことを特徴とするＰ
   ＬＬ回路。
2. （２）前記分周回路は、クロック信号に同期してシリア
   ル入力される分周比データを記憶するシフトレジスタと
   、前記シフトレジスタに設定された分周比データに対応
   する分周比で前記周波数変換回路の変換出力信号を分周
   する分周器とにより構成され、 前記ループ飽和回路は、少なくとも前記クロック信号が
   入力されている期間だけ、所定レベルの信号を出力する
   タイマ回路と、前記タイマ回路から所定レベルの信号を
   受けている間は前記ＰＬＬループを非ロック状態にして
   、前記制御信号の大きさを上限値または下限値に追い込
   み、前記タイマ回路から所定レベルの信号出力が終了し
   た後に前記ＰＬＬループを非ロック状態から解除するス
   イッチ回路とにより構成されたことを特徴とする第１項
   記載のＰＬＬ回路。