JPH035658B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロ波特性が良好でしかも製造が
容易なシヨツトキゲート電界効果トランジスタに
関するものである。

本発明は、材料については何ら制限されるもの
ではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるも
のであるが、以下半導体材料として動作速度の大
きい利点をもつ化合物半導体のうちGaAsを例に
とつて説明を行う。

従来のシヨツトキゲート電界効果トランジスタ
の一般的な構造は、第１図の断面図に例示するよ
うに、GaAsなどの半絶縁性半導体基板１１の表
面にエピタキシヤル成長やイオン注入によつて一
様な厚さのｎ型動作層１２を形成したのち、この
動作層の表面に金属を蒸着させる方法等によりソ
ース電極１３、ドレイン電極１４及びシヨツトキ
ゲート電極１５を形成したものである。このよう
な従来構造のシヨツトキゲート電界効果トランジ
スタにおいては、ゲート・ソース間抵抗が大きい
ため良好なマイクロ波特性が得られない。また高
速スイツチング動作においても劣る。そのため、
ゲート・ソース間抵抗を低減する技術が強く求め
られていた。

このような問題を解決するため、第２図に例示
するように、ピンチオフ電圧を支配するゲート直
下の動作層１２′の厚みを所望値に保つたまま、
ソース電極近傍の動作層１２″の厚みを大きくす
る構造が提案されている。この構造は、まずソー
ス電極１３及びドレイン電極１４直下の厚みに相
当する一様な厚みの動作層を形成したのち、ゲー
ト電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄くしたのち、各電極１３，１
４及び１５を形成している。

しかしながらこのような構造では、動作層表面
が平坦でないから電極形成のための微細なホトリ
ソグラフイ等が困難であるばかりでなく、動作層
のエツチング制御に極めて厳しい精度が要求され
るために歩留りが低くなつてしまう欠点がある。

また、MESFETの高周波特性を向上させるた
めには、ゲート長を極力小さくする必要がありそ
のために素子製作上極めて微細な精密加工が要求
される。しかし、従来の製造方法においては、ゲ
ート電極１５のパターンをレジストに形成する際
にそのゲートパターンの極く近傍にソース電極１
３およびドレイン電極１４による段差が、動作領
域１２の段差に加えて存在するため平坦面におけ
るときよりもフオトレジストパターンの解像度が
低下し、1μｍ程度の短いゲートパターンを確実
に形成することが困難であつた。特にGaAs等の
化合物半導体では、ゲート電極１５を形成する前
にソース電極１３およびドレイン電極１４の合金
処理を行なつて、その接触抵抗の低下を図ること
が一般に行なわれているが、接触抵抗を充分小さ
くしようとして充分な高温で、しかも長時間の合
金処理を行なうとソース、ドレイン電極金属の凝
集がおこり、著しく大きな段差が生じ易く、この
ことも、ゲート用フオトレジストパターンの解像
度を悪化させる原因になつている。

また、ゲート電極１５は既に形成されているソ
ース電極１３とドレイン電極１４の中間に±0.2μ
ｍ以下の位置精度で形成する必要がある。さらに
ソース電極１３とゲート電極１５の間隔は、
MESFETの電気的特性にあつて、ソースゲート
間の寄生抵抗、寄生容量に直接影響するので、両
電極間の距離はできる限り小さく、かつ高精度に
制御する必要があり、上述の位置精度は、この電
極間距離の点でも必要となる。しかしこの様な微
細パターンを高精度で形成することは、従来の技
術では極めて困難であり、従つて製造歩留りが著
しく低いという問題点があつた。

本発明は上述した従来の問題点に鑑みてなされ
たものであり、その目的とするところは、マイク
ロ波特性及び歩留りが良好なシヨツトキゲート電
界効果トランジスタを提供することにある。

以下本発明の詳細を実施例によつて説明する。

第３図は本発明の一実施例のシヨツトキゲート
電界効果トランジスタの断面図であり、２１は
GaAsなどの半絶縁性半導体基板、２２はｎ型動
作層、２３はソース電極、２４はドレイン電極、
２５はシヨツトキゲート電極である。２６は絶縁
膜である。本発明の電界効果トランジスタは第３
図に例示するように、動作層表面が平坦でかつソ
ース・ドレイン間の動作層２２″の単位面積当り
のキヤリア数をゲート直下の動作層２２′のキヤ
リア数よりも大きくした構造で、かつ動作層２
２″、同２２′とゲート電極２５および高い不純物
濃度層２２とソース電極２３・ドレイン電極２
４とが全て同一の絶縁膜パターン２６を基に形成
されるいわゆるセルフアライメント方法を用い
る。このため電界効果トランジスタの各構成要素
の位置関係が自動的に互いに高精度で決定され
る。このことから本発明によれば、製造工程が簡
便になり歩留りが向上すると同時に微細な加工が
可能になる等の利点を有する。

第４図は、第３図の電界効果トランジスタの製
造方法の一例を示す断面図である。

まず第４図Ａに示すように、GaAsの半絶縁性
基板２１の表面に絶縁材料からなるパターン２７
を形成する。このパターンをマスクとして１回目
のイオン注入を行なう。この注入はゲート・ソー
ス間抵抗を小さくするため高ドーズ量でかつゲー
ト寄生容量を小さくなるように深い位置に導電層
を形成するため大きな加速電圧でかつ注入量を
1.0×10¹³ドーズ／cm²にてイオン注入を行なう。
一例として、Si⁺を200KeVの注入をし、マスク
用パターン２７としては厚さ1.5μｍのポリイミド
樹脂を用い通常のフオトリソグラフイとスパツタ
エツチングにより形成した。ここでマスク用パタ
ーン２７はイオン注入や熱拡散のマスクの役割を
果たす材料でかつ絶縁膜２６に対し選択的に除去
できれば良く実施例のポリイミドに限定されるも
のではない。

第１回めのイオン注入の後Ｂ図のように基板全
面に絶縁膜２６′を形成する。本実施例では真空
蒸着法により形成した厚さ3000ÅのSiO₂膜を用
いた。

絶縁膜２６′はアニール等の高温プロセスに耐
性を有すれば本発明の要素を満たす。このため材
料としては酸化シリコンに何ら限定されるもので
なく800℃程度の温度でも半導体と不必要な反応
を生じない耐熱性の優れた材料であれば良く窒化
シリコン、酸化アルミニウム、酸化ジルコニウ
ム、酸化チタニウム、窒化アルミニウム等の無機
化合物膜も可能である。また形成法については、
基板２１やマスク用パターン２７を損なわないも
のであれば蒸着法に限らずCVD法、プラズマ
CVD法、スパツタ法等任意のものが可能である。

次いで、マスク用パターン２７をヒドラジン、
又はO₂ガスプラズマで除去し新しくフオトレジ
ストパターン２８を形成する。これをマスクとし
て図Ｃに示すように絶縁膜２６′をCF₄ガスプラ
ズマで開孔し、絶縁膜パターン２６を形成する。
フオトレジストパターン２８をマスクとして第２
回目のイオン注入を行ない高濃度不純物層２２
を形成する。このイオン注入はソース電極・ドレ
イン電極と動作層との電極接触を低抵抗なオーミ
ツク性とするものであり、基板２１の表面近傍に
高濃度不純物層を形成する。このためのイオン注
入条件としては、一例として注入エネルギ
30KeV、注入量１×10¹³ドーズ／cm²を選択した。
この後絶縁膜パターン２６を残してフオトレジス
トパターン２８を除去し、図Ｄに示すような別の
フオトレジストパターン２９を形成する。この状
態でフオトレジストパターン２９、絶縁膜パター
ン２６をマスクとして第３回目の注入を行なう。
この注入は電界効果トランジスタの動作層２２′
を形成するためのものであり、この動作層の厚み
及びキヤリア濃度は所望のピンチオフ電圧を実現
する値に選択される。例えば、ピンチオフ電圧
0.1Vを実現するために、注入エネルギ50KeV、
注入量1.5×10¹²ドーズ／cm²（ただし活性率を100
％とする。）が選択される。

イオン注入の注入量から明らかなように、ソー
ス電極２３近傍の動作層２２″内のキヤリア総数
はゲート電極２５の直下の動作層２２′内のキヤ
リア総数に比べて約７倍大きく、そのため、ゲー
ト・ソース間抵抗は動作層２２″が一様に形成さ
れる場合に比べて少なくとも７分の１に低下す
る。一方動作層２２″は高い加速電圧で深く注入
形成せられており、２２″の表面近くのキヤリア
濃度は充分低いためにゲート寄生容量を充分小さ
くしうる効果がある。この後、フオトレジストパ
ターン２９を除去した後アニールし注入元素の活
性化を行なう。なお互いに接して形成された動作
層２２′，２２″はイオン注入の際の横方向への散
乱により相互に連続した動作層となる。

この後、第４図Ｅに示すように、ソース電極２
３、ドレイン電極２４を形成する。

最後に、第４図Ｆに示すように、通常の蒸着及
びリソグラフイ技術を用いてゲート電極２５を形
成する。

なお、図Ｆで示されるようにソース電極２３、
ドレイン電極２４は高濃度不純物層２２より
も、またゲート電極２５は動作層２２′よりもは
み出した構造となつている。これは通常のフオト
リソグラフイで生ずるパターンの位置合わせずれ
を考慮したものである。

本発明においては、第１回目のイオン注入のマ
スク用パターン２７と反転した絶縁膜パターン２
６を形成することが本質的要素である。従つて絶
縁膜パターン２６は、絶縁膜２６の形成法及び材
料に応じて異なつた形成方法が可能である。以下
に実施例に即して説明する。

第１回目の注入の後、図Ｇに示すように高濃度
不純物層に相当する部分にフオトレジストパター
ン２８を形成する。ここで真空蒸着法等公知の技
術で基板全面に絶縁膜２６′を形成しフオトレジ
ストパターン２８を除去するいわゆるリフト・オ
フ法によつて絶縁膜パターン２６を得ることがで
きる。本実施例では真空蒸着法により厚さ3000Å
のSiO₂膜のパターンを得た。フオトレジストパ
ターン２８のみをアセトンで溶解すると図Ｈに示
すような構造が得られ第１回目の注入に用いたマ
スク用パターン２７をそのまま高濃度不純物層形
成のためのマスク用パターンとして用いることが
できる。その後図Ｄ以降の工程を経て前実施例と
同じものを得た。

ここで明記すべきことは、ゲート電極２５の形
成に際し、すでに前工程において動作層２２′と
正確に位置を同一とする部分に酸化シリコン
（SiO₂）膜２６の窓が形成されているため、ゲー
ト電極２５が動作層と直接に接触する部分すなわ
ちシヨツトキ接合部は、動作層２２′の部分と正
確に同一部に形成され、動作層２２″とは重なり
を有しないということである。このため後に詳述
するように不要な静電容量の増大を伴うことがな
くすぐれたマイクロ波特性を有するMESFETが
得られるのである。

さらにソース電極２３、ドレイン電極２４につ
いても同一の絶縁膜パターン２６によつて高濃度
不純物層２２と同一の位置に形成され、いわゆ
るセルフアライメントによつて両電極が形成でき
製作工程の簡略化ができるものである。

以上第３図に例示した構造の電界効果トランジ
スタをイオン注入法により製造する例を説明した
が、これを熱拡散法により製造することもでき
る。すなわち、まず拡散定数の大きなドーパント
を基板表面に接触させて熱拡散を行なうことによ
り、第４図Ａの動作層２２″に相当する深い拡散
層を形成する。次にマスク用パターン２６を遮蔽
物としてゲート直下の領域の箇所に拡散定数の小
さなドーパントを接触させて熱拡散を行なうこと
により第４図Ｄの動作層２２′に相当する浅い拡
散層を形成し、最後に電極２３，２４及び２５を
前記実施例に準じて形成すればよい。もち論、同
一ドーパントを用いて、表面不純物濃度、拡散温
度、拡散時間を選定することにより前記の条件を
満たすようにすることも可能である。

第３図における動作層２２′の長さが短いほど、
MESFETのgmが大きくなつて特性上有利である
が、この長さを短かくすることは、第４図に例示
した製造方法においてマスク２７の長さを短かく
する際の微細加工技術の限界によつてのみ制限さ
れるだけであり、一般に、このマスクを短くする
ことは、ゲート金属の長さを短くすることよりも
容易であるため、従来法よりgmの大きな
MESFETを作成できる。

以上の実施例では半導体結晶としてGaAsを使
用する場合を例示したが、必要に応じてInPその
他の−族化合物半導体やSi等任意の半導体を
使用することができる。

以上詳細に説明したように、本発明のシヨツト
キゲート電界効果トランジスタはゲート・ソース
間の動作層のキヤリア数が大きく、しかもゲート
電極直下の動作層とゲート電極が同一位置に形成
される構造であるからgmが大きく、ゲート寄生
容量が小さい高周波特性が良好なゲート逆耐圧が
高くかつ歩留りの良好なシヨツトキゲート電界効
果トランジスタを従来より簡便な工程で実現する
ことができる。

【図面の簡単な説明】

第１図、第２図は従来例の断面図、第３図は本
発明の一実施例の断面図、第４図Ａ〜Ｈは第３図
の電界効果トランジスタの製造方法の一例を示す
断面図、である。 ２１……半絶縁性半導体基板、２２……動作
層、２２′……動作層の第１の部分、２２″……動
作層の第２の部分、２２……動作層の第３の部
分（高濃度不純物層）、２３……ソース電極、２
４……ドレイン電極、２５……ゲート電極、２６
……絶縁膜パターン、２６′……絶縁膜、２７…
…マスク用パターン、２８……フオトレジストパ
ターン。

Claims (1)

1. 【特許請求の範囲】 １ 半絶縁性半導体基板、該半導体基板の表面に
   形成された動作層ならびに該動作層上に形成され
   たソース電極、シヨツトキゲート電極およびドレ
   イン電極を備えたシヨツトキゲート電界効果トラ
   ンジスタにおいて、 前記ゲート電極と前記ソース電極によつて挾ま
   れた領域および前記ゲート電極と前記ドレイン電
   極とで挾まれた領域の前記半導体基板表面に前記
   ゲート電極の側部が上に重なつた状態で絶縁膜が
   形成されており、 前記動作層は第１から第３の部分を有し、 第１の部分は、所定のピンチオフ電圧を与える
   ような深さ方向の不純物濃度分布を有すると共
   に、前記ゲート電極が前記半導体基板と直接接触
   する領域に形成されており、 第２の部分は、表面近くにおける不純物濃度が
   前記第１の部分の表面近くの不純物濃度よりも小
   さく、ドーピングの際の単位面積当りの不純物数
   が前記第１の部分の単位面積当りの不純物数より
   も大きく、前記第１の部分から前記ソース電極側
   に拡がる領域および前記ドレイン電極側に拡がる
   領域に前記第１の部分と接して形成されており、 第３の部分は、前記ソース電極および前記ドレ
   イン電極の直下において、前記第２の部分の表層
   部に重ねて形成され、前記ソース電極および前記
   ドレイン電極とオーミツクコンタクトできる程度
   に高い不純物濃度を有している ことを特徴とするシヨツトキゲート電界効果トラ
   ンジスタ。 ２ 半絶縁性半導体基板の表面上のゲート形成領
   域に形成された第１のパターンをマスクとして深
   いドープ層を形成する工程と、 前記ゲート形成領域の前記第１のパターンを両
   側から挾むように前記半導体基板の表面に無機化
   合物膜の第２のパターンを形成する工程と、 前記第１および第２のパターンをマスクとして
   高い不純物濃度のドープ層を前記深いドープ層の
   表層部に形成する工程と、 前記第１のパターンを除去した後にトランジス
   タ全体領域を囲む新たな第３のパターンを前記半
   導体基板表面上に設ける工程と、 前記第３のパターンと前記第２のパターンをマ
   スクとして、表面近くにおける不純物濃度が前記
   深いドープ層の表面近くの不純物濃度よりも大き
   く、ドーピングの際の単位面積当りの不純物数が
   前記深いドープ層の単位面積当りの不純物数より
   も小さい浅いドープ層を形成する工程と、 前記高い不純物濃度のドープ層の上にそれぞれ
   ソース電極およびドレイン電極を形成し、前記ゲ
   ート形成領域の浅いドープ層上にゲート電極を形
   成する工程 を備えたことを特徴とするシヨツトキゲート電界
   効果トランジスタの製造方法。 ３ 無機化合物膜の第２のパターンを形成する工
   程は、深いドープ層上全体に無機化合物膜を形成
   する工程と、ソース形成領域およびドレイン形成
   領域をエツチングにより除去する工程とからなる
   ことを特徴とする特許請求の範囲第２項記載のシ
   ヨツトキゲート電界効果トランジスタの製造方
   法。 ４ 無機化合物膜の第２のパターンを形成する工
   程は、第１のパターンとは溶剤が異なる材料を用
   いて第２のパターン形成領域に開口を有する別の
   パターンを形成する工程と、表面全体に無機化合
   物膜を形成する工程と、前記別のパターンを溶融
   して不要な無機化合物膜をリフトオフする工程と
   からなることを特徴とする特許請求の範囲第２項
   記載のシヨツトキゲート電界効果トランジスタの
   製造方法。