JPH05109761A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH05109761A
JPH05109761A JP3296354A JP29635491A JPH05109761A JP H05109761 A JPH05109761 A JP H05109761A JP 3296354 A JP3296354 A JP 3296354A JP 29635491 A JP29635491 A JP 29635491A JP H05109761 A JPH05109761 A JP H05109761A
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Abstract

(57)【要約】 （修正有） 【目的】 ゲート長が小さく、且つ、ゲート・ソース容
量（Ｃｇｓ）が低減した高周波特性に優れる半導体装置
とこの半導体装置を高歩留りに得ることができる製造方
法を提供する。 【構成】 半導体エピタキシャル層上にエッチングレー
トが互いに異なる２層の金属層を形成し、これをエッチ
ングしてゲート長の大きい上部電極４とゲート長の小さ
い下部電極３とからなるゲート電極を形成し、該上部電
極をマスクとして上記半導体エピタキシャル層内に該半
導体エピタキシャル層とは異なる極性の不純物を注入し
てソース領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に電界効果型トランジスタの高周波特
性の向上に関するものである。
【０００２】
【従来の技術】図３は従来の半導体装置を示す断面を示
す図であり、図において、１１はシリコンエピタキシャ
ル層、１２はゲート酸化膜、１３はゲート電極、１６は
ソース側ＬＤＤ（Lightly-Doped-Drain)部、１７はドレ
イン側ＬＤＤ（Lightly-Doped-Drain)部、１８はパッシ
ベーション膜である。
【０００３】次に、図４を用いて、従来の半導体装置の
製造工程について説明する。先ず、エピタキシャル層１
１の上にゲート酸化膜１２を熱酸化等により形成し、更
に、その上にゲート電極用の金属をスパッタまたは蒸着
により堆積して金属膜１３ａを形成する。次いで、金属
膜１３ａ上にレジストを塗布し、パターニングを行っ
て、図４(a) に示すように、レジスト１４を金属膜１３
ａ上に残す。次に、図４(b) に示すように、レジスト１
４をマスクとして金属膜１３ａをエッチングしてゲート
電極１３を形成し、レジスト１４を除去する。次に、レ
ジスト１５を塗布して、ゲート電極３のほぼ中央でレジ
スト７を切り、レジスト７とゲート電極３をマスクとし
てエピタキシャル層１１と逆極性の不純物を注入して、
図４(c) に示すように、ソース側ＬＤＤ（Lightly-Dope
d-Drain)１６を形成する。次に、図４(d) に示すよう
に、残存するレジスト７を除去し、ソース側ＬＤＤ１６
と同極性の不純物を上記工程の注入量よりかなり少ない
量で注入してドレイン側ＬＤＤ１７を形成し、アニール
して安定化させる。そして、その後、ゲート電極１３，
ゲート酸化膜１２上にパッシベーション膜１８を堆積さ
せると図３の断面構造を有する電界効果形トランジスタ
を形成することができる。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は上
記の工程から形成されていたため、ソース側のＬＤＤ部
１６がゲート電極１３の下のエピタキシャル層内まで拡
がって、ゲート・ソース容量（Ｃｇｓ）が増大し、その
結果、ゲートソース容量（Ｃｇｓ）とカットオフ周波数
の関係が下記式にで示す関係にあるため、ゲート・ソー
ス容量（Ｃｇｓ）の増大にともなって、カットオフ周波
数ｆTが減少し、高周波特性が低下してしまうという問
題点があった。
【０００５】−数１− ｆT ＝ｇｍ／２πＣｇｓ （ｇｍ：相互コンダクタン
ス）
【０００６】また、上記の従来の製造工程において、ゲ
ート電極の微細化を行うためには、高精度なマスク合わ
せを必要とし、更に、ゲート電極を微細化した後に、上
記のようにソース側ＬＤＤ１６とドレイン側ＬＤＤ１９
との不純物の注入量を変えてソース側ＬＤＤ１６とドレ
イン側ＬＤＤ１７を形成する場合、微細化されたゲート
電極上にレジスト１５がオーバラップするように高精度
にマスク合わせを行わなければならず、ゲート電極の微
細化に伴って、歩留りが低下するという問題点があっ
た。この発明は上記のような問題点を解消するためにな
されたもので、Ｃｇｓが減少し、ゲート長が微細化して
高周波特性が飛躍的に向上した半導体装置とその製造方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明にかかる半導体
装置及びその製造方法は、半導体エピタキシャル層上に
エッチグレートの異なる２層の金属層を形成し、これを
エッチングしてゲート長の大きい上部電極とゲート長の
小さい下部電極とからなるゲート電極を形成し、更に、
上部電極をマスクとして上記半導体エピタキシャル層内
に不純物を注入してソース領域を形成するようにしたも
のである。
【０００８】
【作用】この発明にかかる半導体装置及びその製造方法
においては、ゲート長の制御と不純物の注入のための窓
位置（マスクの位置）を個別にコントロールできるた
め、ゲート長の短縮と、ゲートとソースとの重なりの防
止を同時に図ることができ、装置の高周波特性を向上す
ることができる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例による半導体装置の
断面を示す図であり、図において、図３と同一符号は同
一または相当する部分を示し、１はＰ型のエピタキシャ
ル層、２はゲート酸化膜、３はモリブデンからなる下部
ゲート電極、４はチタン−タングステンからなる上部ゲ
ート電極、６はＮ+ 層のソース側ＬＤＤ部、８はＮ層の
ドレイン側ＬＤＤ部、９ａはソース電極、９ｂはゲート
電極、９ｃはドレイン電極、１０はパッシベーション膜
である。また、図２は、上記図１に示す半導体装置の製
造工程の工程別断面図であり、図において、３ａはモリ
ブデン膜，４ａはチタン−タングステン膜である。
【００１０】次に、図２を用いて上記半導体装置の製造
工程について説明する。先ず、エピタキシャル層１上に
ゲート酸化膜２を熱酸化等により形成し、ゲート酸化膜
２上にモリブデン，チタン−タングステンを順次スパッ
タまたは蒸着により堆積してモリブデン膜３ａ，チタン
−タングステン膜４ａを形成する。そして、チタン−タ
ングステン膜４ａ上にレジストを塗布し、図２(a) に示
すように、写真製版によってゲート電極を形成する部分
にレジスト５を残す。次いで、レジスト５をマスクとし
てチタン−タングステン膜４ａ，モリブデン膜３ａ，ゲ
ート酸化膜２をドライエッチングにてエッチングする。
そして、使用するガスとしてＣｌ2 Ｆ2 ＋Ｏ2 等を用い
ると、チタン−タングステン膜４ａはエッチングレート
が極端に遅く、逆にモリブデン膜３ａはエッチングレー
トが速いため、図２(b) に示すように、上部ゲート電極
４と下部ゲート電極３が形成される。次いで、レジスト
５を除去した後、改めてレジストを塗布し、上部ゲート
電極４とオーバラップするように写真製版を行ってレジ
スト７を残し、このレジスト７をマスクとして上記ガス
と同様のガスでドライエッチングを行うと、図２(b) に
示ように、モリブデンからなる下部ゲート電極３はソ−
ス側からサイドエッチングされて、更に電極の幅、即
ち、ゲート長が短くなる。次いで、この状態でＰ型のエ
ピタキシャル層１に逆極性の不純物（ここではＮ型不純
物）を注入すると、図２(c) のようにソース側ＬＤＤ部
６が形成される。次いで、図２(d) に示すように、レジ
スト７を除去し、上記の不純物と同様の不純物を上記工
程の注入量よりかなり少ない量でＰ型のエピタキシャル
層１に注入してドレイン側ＬＤＤ８を形成し、アニール
を行って安定化させる。ここで、ソース側ＬＤＤ部６へ
の注入量はドレイン側ＬＤＤ部８に比べて２桁程高くな
っている。次いで、白金を蒸着，金を順次蒸着法にて堆
積させると、ゲート部分が凹部になっているため、図２
(e) に示すように、マスクを用いることなくソース電極
９ａ，ゲート電極９ｂ，ドレイン電極９ｃが分離して形
成される。そして、この状態でパッシベーション膜１０
を堆積させると図１の断面構造を有する電界効果形トラ
ンジスタを形成することができる。
【００１１】このような本実施例の半導体装置の製造工
程では、エッチングレートが異なるモリブデン膜３ａと
チタン−タングステン膜４ａとをドライエッチグするこ
とによってゲート電極を形成しているため、得られるゲ
ート電極はモリブテンからなるゲート長の小さい下部電
極３とチタン−タングステンからなるゲート長の大きい
上部電極４とから構成され、更に、このゲート長の大き
い上部ゲート電極４をソース領域（ソース側ＬＤＤ部
６）を形成するための不純物注入時のマスク（窓位置）
として用いるため、ゲート電極（ゲート長の小さい下部
ゲート電極３）の下部に届かないようにソース領域（ソ
ース側ＬＤＤ部６）を形成することができるため、得ら
れる半導体装置はゲート電極のゲート長か小さく、しか
もゲートとソースの重なりのないゲート・ソース容量
（Ｃｇｓ）が低減した優れた高周波特性を有する半導体
装置となり、しかも、従来のようにゲート長を小さくす
るためにゲート電極形成用のマスクの幅を小さくした
り、ソース領域形成用のマスクを微細化されたゲート電
極上にオーバーラップさせるように、高精度にマスク合
わせを行う必要がないために、上記の優れた高周波特性
を備えた半導体装置を高歩留りに製造することができ
る。
【００１２】更に、本実施例では、ソース領域（ソース
側ＬＤＤ部６）形成前に下部ゲート電極３をサイドエッ
チングして、より微細化しているため、高周波特性をよ
り向上することができる。
【００１３】更に、本実施例では、下部ゲート電極３が
ゲート酸化膜２と上部ゲート電極４の間に奥まって形成
されているたため、ソース側ＬＤＤ部６とＬＤＤ部８の
形成後、白金，金を順次蒸着法にて堆積させると、マス
クを用いることなく低抵抗金属層からなるソース電極９
ａ，ゲート電極９ｂ，ドレイン電極９ｃを分離して形成
することができ、ゲート直列抵抗が低減化し、高周波特
性をより向上することができる。
【００１４】尚、上記実施例では、エピタキシャル層１
をＰ形、ソース側ＬＤＤ６，ドレイン側ＬＤＤ８をＮ形
としたが、これらはそれぞれ逆になっていても上記実施
例と同様の効果を奏することができる。
【００１５】また、上記実施例では、上部ゲート電極４
をチタン−タングステン、下部ゲート電極３をモリブデ
ンにて形成したが、これらはこの材料に限定されるもの
ではなく、同時にドライエッチングした際にエッチンン
グレートが異なり、図２(b)に示すオーバーハング形状
にエッチングされる材料のものをそれぞれ選択して使用
することができる。
【００１６】また、上記実施例では、ソース電極９ａ，
ゲート電極９ｂ，ドレイン電極９ｃを蒸着にて作成した
後、パッシベーション膜１０でこれらを覆うようにした
が、先にパッシベーション膜１０を設け、その後、各々
の電極のコンタクト用の穴を写真製版によってパッシベ
ーション膜１０に開けた後、それぞれの電極を通常のメ
ッキによって成長させてもよい。
【００１７】また、上記実施例では、ソース電極９ａ，
ゲート電極９ｂ，ドレイン電極９ｃの電極材料として白
金，金を用いたが、Ａｌやその他の金属を蒸着法にて堆
積して電極を形成してもよい。
【００１８】また、上記実施例では、高周波増幅用トラ
ンジスタについて説明したが、メモリ等の他の半導体装
置にも適用することができ、この場合、高速動作等にお
いて良好な装置特性を得ることができる。
【００１９】また、上記実施例では、半導体エピタキシ
ャル層としてシリコンを用いたが、ＧａＡｓＭＩＳＦＥ
Ｔのゲート構造に本発明のゲート構造を適用することが
でき、本発明と同様の効果を奏することができる。
【００２０】
【発明の効果】以上のように、この発明によれば、半導
体エピタキシャル層上にエッチグレートの異なる２層の
金属層を形成し、これをエッチングしてゲート長の大き
い上部電極とゲート長の小さい下部電極とからなるゲー
ト電極を形成し、更に、上部電極をマスクとして上記半
導体エピタキシャル層内に不純物を注入してソース領域
を形成するようにしたので、高精度なマスク合わせを要
することなく、ゲート電極におけるゲート長の短縮化
と、ソース領域とゲートとの重なりの防止とを正確且つ
容易に行うことができ、その結果、高周波特性が向上し
た半導体装置を高歩留りに得ることができるため、高性
能な半導体装置を安価に供給できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体装置の断面を示
す図である。
【図２】図１に示す半導体装置の製造工程を示す工程別
断面図である。
【図３】従来の半導体装置の断面図である。
【図４】図３に示す半導体装置の製造工程を示す工程別
断面図である。
【符号の説明】
１ シリコンエピタキシャル層 ２ ゲート酸化膜 ３ 下部ゲート電極 ３ａ モリブデン膜 ４ 上部ゲート電極 ４ａ チタン−タングステン膜 ５ レジスト ６ ソース側ＬＤＤ部 ７ レジスト ８ ドレイン側ＬＤＤ部 ９ａ ソース電極 ９ｂ ゲート電極 ９ｃ ドレイン電極 １０ パッシベーション膜 １１ シリコンエピタキシャル層 １２ ゲート酸化膜 １３ ゲート電極 １４ レジスト １５ レジスト １６ ソース側ＬＤＤ部 １７ ドレイン側ＬＤＤ部 １８ パッシベーション膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体エピタキシャル層と、該半導体エ
    ピタキシャル層内に該半導体エピタキシャル層と逆極性
    の不純物を注入して形成されたソース領域及びドレイン
    領域と、上記半導体エピタキシャル層上に形成されたゲ
    ート電極とを備えた半導体装置において、 上記ゲート電極がゲート長の小さい下部ゲート電極とゲ
    ート長の大きい上部ゲート電極とから構成され、上記ソ
    ース領域が上記上部ゲート電極をマスクとして上記不純
    物を上記半導体エピタキシャル層内に注入して形成され
    たソース領域であることを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 上記上部ゲート電極上に低抵抗金属が形成されているこ
    とを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２に記載の半導体装置に
    おいて、 上記下部ゲート電極は、ソース側がサイドエッチングに
    より多くエッチングされた微細ゲートであることを特徴
    とする半導体装置。
  4. 【請求項４】 請求項１に記載の半導体装置を製造する
    方法であって、 半導体エピタキシャル層上にゲート酸化膜を形成し、該
    ゲート酸化膜上にエッチングレートの速い金属層とエッ
    チングレートの遅い金属層とを順次形成する工程と、 上記エッチングレートの遅い金属層上に第１のレジスト
    を塗布した後、該レジストの一部を残して他の部分のレ
    ジストを除去する工程と、 上記工程によって残された第１のレジストをマスクとし
    てドライエッチングを行い、ゲート長の大きい上部ゲー
    ト電極とゲート長の小さい下部ゲート電極とを形成する
    工程と、 上記マスクを除去した後、新たに第２のレジストを全面
    に塗布し、上記上部ゲート電極上を境にして一方の側の
    レジストを除去する工程と、 上記工程によって残された第２のレジストをマスクと
    し、この状態で上記半導体エピタキシャル層と逆極性の
    不純物を上記半導体エピタキシャル層内に注入し、上記
    半導体エピタキシャル層内にソース領域を形成する工程
    と、 上記マスクを除去した後、上記半導体エピタキシャル層
    と逆極性の不純物を再度上記半導体エピタキシャル層内
    に注入し、上記半導体エピタキシャル層内にドレイン領
    域を形成する工程とを含むことを特徴とする半導体装置
    の製造方法。
  5. 【請求項５】 請求項４に記載の半導体装置の製造方法
    において、 上記半導体エピタキシャル層内に不純物を注入する前
    に、上記第２のレジストをマスクとして上記下部ゲート
    電極のドチイエッチングによりサイドエッチする工程を
    含むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項３または４に記載の半導体装置の
    製造方法において、 セルフアラインにて上記上部ゲート電極上と上記ソース
    領域及び上記ドレイン領域の上部とに低抵抗金属層を形
    成する工程を含むことを特徴とする半導体装置の製造方
    法。
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