JPH0329411A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＣＭＯＳ半導体集積回路により構成される遅延
回路に関する。

［従来の技術コ 従来から、この種の遅延回路として第３図に示？回路が
知られている。

第３図に示すように、正電源ＶＤＤと接地ＧＮＤとの間
に相１１１１対接続されたＰチャネル型ＭＯＳトランジ
スタＰ．及びＮチャネル型ＭＯＳトランジスタＮ．は入
力段のＣＭＯＳインバータ回路Ｉｌｌを構成している。

このＣＭＯＳインバータ回路Ｉ．■は入力端子ＩＮを介
して入力された信号を反転させて出力部Ａに出力する。

このＣＭＯＳインバータ回路Ｉ　ＩＩの出力部Ａと接地
ＧＮＤとの間にはコンデンサＣ１が接続されている。こ
のコンデンサＣＩの容量とＰチャネル型ＭＯＳトランジ
スタＰ１■及びＮチャネル型ＭＯＳトランジスタＮ１■
のオン抵抗とにより決まる時定数により、ＣＭＯＳイン
バータ回路Ｉ　ＩＩの出力信号の遅延時間が決定される
。また、電源Ｖ。Ｄと接地ＧＮＤとの間に直列に接続さ
れたＰチャネル型ＭＯＳトランジスタＰ１４及びＮチャ
ネル型ＭＯＳトランジスタＮ１４は、出力段のＣＭＯＳ
インバータ回路工．■を構成している。このＣＭＯＳイ
ンバータ回路工、■は出力部Ａの電位が所定のスレッシ
ロルド電圧に達し？ときにその出力を反転させ、出力端
子ＯＵＴを介して出力する。更に、電源Ｖ　ＤＤと出力
部Ａとの間にはＰチャネル型ＭＯＳトランジスタＰ１■
及びＰ■３が直列に接続されている。また、出力部Ａと
接地ＧＮＤとの間にはＮチャネル型ＭＯＳトランジスタ
Ｎｌ２及びＮｌ３が直列に接続されている。そして、Ｍ
ＯＳトランジスタＰＩ■及びＮ１。のゲート電極は、入
力端子ＩＮに共通接続され、ＭＯＳトランジスタＰ１３
及びＮｌ３のゲート電極は、出力端子ＯＵＴに共通接続
されている。

このように構成された従来の遅延回路では、入力端子Ｉ
Ｎを介して入力される入力信号が接地電位に変化すると
、Ｐチャネル型ＭＯＳトランジスタＰｌｌを介してコン
デンサＣ１が充電される。これにより、出力部Ａの電位
が上昇する。出力部Ａの電位がＮチャネル型ＭＯＳトラ
ンジスタＮＩ４のスレッシロルド電圧に達すると、ＣＭ
ＯＳインバータ回路Ｉ１■の出力は接地レベルに反転す
る。この時間の遅れが立下り時の遅延時間（ＴＰＩＩＬ
）となる。ＣＭＯＳインバータ回路Ｉ１２の出力が接地
？ベルになると、Ｐチャネル型ＭＯＳトランジスタＰｌ
３がオンする。トランジスタＰ１。は既にオン状態であ
るから、この瞬間よりＰチャネル型ＭＯＳトランジスタ
Ｐ＋＋＋Ｐ１■，ＰＩ：ｌを介してコンデンサＣＩが急
速に充電され、山力部Ａは重源Ｖ。０レベルに立上る。

一方、入力ｙ：ｔｌｉ−Ｆ−Ｉ　Ｎを介して入力される
入力信号が電源電位Ｖ。０に変化すると、Ｎチャネル型
ＭＯＳトランジスタＮ１■がオンして、コンデンサＣＩ
の蓄桔電荷は、ＭＯＳトランジスタＮｌｌを介して放電
される。これにより出力部Ａの電位が下降する。出力部
Ａの電位がＰチャネル型ＭＯＳトランジスタｐｔ４のス
レッショルド電圧に達すると、ＣＭＯＳインバータ回路
Ｉ１２の出力は電源レベルに反転する。この時間の遅れ
が立上り時の遅延時間（Ｔｐｚ．ｕ）となる。ＣＭＯＳ
インバータ回路Ｉ．■の出力が電源電圧レベルになると
、Ｎチャネノレ型ＭＯＳトランジスタＮＩＧがオンする
。トランジスタＮ．■は既にオン状態であるから、この
瞬間よりＮチャネル型ＭＯＳトランジスタＮＩＩＩＮ＋
■，Ｎ１Ｇを介してコンデンサＣ１の電荷が急速に放電
され、出力部Ａは接地レベルに立下る。

このように、上記遅延回路の遅延時間は、Ｐチャネル型
ＭＯＳトランジスタＰ．又はＮチャネル型ＭＯＳトラン
ジスタＮ＋ｔのオン抵抗とコンデンサＣｊの容量との時
定数により決定される。

［発明が解決しようとする課題コ しかしながら、上述した従来の遅延回路においては、電
源電圧、温度又はスレッショルド電圧に変動が起こった
場合に、コンデンサＣ１に対する充電不足又は放電不足
が発生して入力信号の遅延時間ＴＰＬＩＩと遅延時間Ｔ
ｐｕｔとが相対的に大きく変化し、これにより、入力波
形に対する出力波形のデューティ比に変化が生じるとい
う問題点がある。また、遅延時間Ｔ　ＰＩＩＬ　Ｉ　Ｔ
　ｐｔｏを一つのインバータ回路によって決定している
ため、所望する遅延時間の遅延回路の設計が困難である
という問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
立上り時及び立下り時の遅延時間の相対変化が少なく、
所望する遅延時間を容易に設定することができる遅延回
路を提供することを目的とする。

［課題を解決するための手段コ 本発明に係る遅延回路は、正電源と負電源との間にＰチ
ャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳト
ランジスタが相補対接続されてなるインバータ回路が４
段縦続接続されて構成され、第１段のインバータ回路は
、そのＰチャネル型ＭＯＳトランジスタがそのＮチャネ
ル型ＭＯＳトランジスタに比して小さいオン抵抗を有し
、第３段のインバータ回路は、そのＮチャネル型ＭＯＳ
ＬランジスタがそのＰチャネノレ型ＭＯＳトランジスタ
に比して小さいオン抵抗を有することを特徴とする。

［作用コ 本発明においては、入力信号がハイレベルになると、第
１段のインバータ回路のＮチャネル型ＭＯＳトランジス
タがオンする。この第１段のＮチャネル型ＭＯＳトラン
ジスタは駆動能力が小さい？め、その出力信号の立下り
に比較的長い時問を要する。この時間が立上り時の遅延
時間ＴＰＬ■となる。従って、ＴｐＬ■はこの第１段の
Ｎチャネル型ＭＯＳトランジスタの駆動能力により決定
される。この信号は第２段乃至第４段のインバータ回路
で順次反耘されて、出力端子ＯＵＴを介して出力される
。

また、入力信号がローレベルになると、第３段のインバ
ータ回路にはローレベルの信号が入力される。そうする
と、第３段のインバータ回路のＰチャネル型ＭＯＳトラ
ンジスタがオンする。この第３段のインバータ回路のＰ
チャネル型ＭＯＳトランジスタは駆動能力が小さいため
、その出力信号の立上りに比較的長い時間を要する。こ
の時間が立下り時の遅延時問ＴＰＩＩＬとなる。従って
、ＴＰＩＩＬはこの第３段のＰチャネル型ＭＯＳトラン
ジスタの駆動能力により決定される。この信号は第４段
のインバータ回路で反転されて、出力姻子ＯＵＴを介し
て出力される。

このように、本発明においては、遅延時間？　ｐＬＩ１
を決定するインバータ回路と、遅延時間ＴＰＩＩＬを決
定するインバータ回路とが異なる。このため、入力信号
の立上りの際には、遅延時間Ｔ’ｐｔ．■に関与しない
第３段のインバータ回路の出力端は速やかに放電され、
入力信号の立下りの際には、遅延時間ＴＩＩＩＩＬに関
与しない第１段のインバータ回路の出力端は速やかに充
電される。従って、第１段及び第３段のインバータ回路
は、共に基準電位からの放電及び充電を行うので、電源
電圧、温度又はトランジスタのスレッシθルド電圧が変
化した場合でも、遅延時間ＴＰＬＮ及びＴ’ｐｎｚ．が
相対的に変化することがない。また、遅延時間ＴＰＬＩ
ＩとＴＰＩＩＬとを異なるインバータによって夫々独立
に設定できるので、遅延時間の設計が容易になる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する 第１図は本発明の実施例に係る遅延回路を示す回路図で
ある。

第１図に示すように、この遅延回路は、入力端子ＩＮと
出力端子ＯＵＴとの間に４つのＣＭＯＳインバータ回路
Ｉ．，Ｉ。＋　　Ｉ３＋　　１４が縦続接続されて構成
されている。

ＣＭＯＳインバータ回路Ｉ．乃至Ｉ４は夫々電源Ｖ。Ｄ
と接地ＧＮＤとの間に相浦対接続されたＰチャネル型Ｍ
ＯＳトランジスタＰ１及びＮチャネル型ＭＯＳトランジ
スタＮ．１Ｐチャネル型ＭＯＳトランジスタＰ２及びＮ
チャネル型ＭＯＳトランジスタＮ２、Ｐチャネノレ型Ｍ
ＯＳトランジスタＰ３及びＮチャネル型ＭＯＳトランジ
スタＮ，並びにＰチャネル型ＭＯＳトランジスタＰ４及
びＮチャネル型ＭＯＳトランジスタＮ４により構成され
ている。

また、Ｐチャネル型ＭＯＳトランジスタＰ＋は、Ｎチャ
ネル型ＭＯＳトランジスタＮｌに比して、そのオン抵抗
が小さく、つまり駆動能力が高く設定されている。Ｎチ
ャネル型ＭＯＳトランジスタＮ３はＰチャネル型ＭＯＳ
トランジスタＰ３に比して、そのオン抵抗が小さく、つ
まり駆動能力が高く設定されている。Ｐチャネル型ＭＯ
ＳトランジスタＰ２ｌ　Ｐ４及びＮチャネル型ＭＯＳト
ランジスタＮ．．Ｎ４の駆動能力は略等しく設定されて
いる。

このようにＩｖｉ成された遅延回路においては、入力端
子ＩＮに人力された入力信号がハイレベルになると、第
１段のＣＭＯＳインバータ回路１．のＮチャネル型ＭＯ
ＳトランジスタＮｌがオンする。

Ｎチャネル型ＭＯＳトランジスタＮ１は駆動能力が小さ
いため、その出力信号の立下りに比較的長い時間を要す
る。

しかし、ＣＭＯＳインバータ回路Ｉ，の出力レベルが次
段のＣＭＯＳインバータ回路Ｉ２の入力スレッシａルド
レベルを超えると、次段以降のＣＭＯＳインバータ回路
Ｉ２．Ｉ３，Ｉ４は急速にその出力状態を変化させる。

従って、この立上り時の遅延時間ＴＰＬＩ１は第１段の
ＣＭＯＳインバータ回路Ｉ，の出力変化の時間により決
定される。

また、入力信号がローレベルになると、第１段及び第２
段のＣＭＯＳインバータ回路Ｉ，，Ｉ２は急速にその出
力状態を変化させ、第３段のＣＭＯＳインバータ回路Ｉ
３のＰチャネル型ＭＯＳトランジスタＰ３がオンする。

しかし、Ｐチャネル型ＭＯＳＩ−ランジスタＰ３は駆動
能力が小さいため、その出力信号の立上りに比較的長い
時間を要する。従って、遅延時間ＴＰＩＩＬは第３段の
ＣＭＯＳインバータ回路Ｉ３により決定される。

第２図は本発明の実施例に係る遅延回路の動作をシミュ
レーシロンした結果を示すグラフ図であり、測定点は第
１図中のＣＭＯＳインバータ回路ｒ．，Ｉ．．ＩＩの出
力端である節点ａ＋　　ｂ＋　　Ｃと入力端子ＩＮ及び
出力端子ＯＵＴである。横軸には経過時間、縦軸には電
圧を示す。第２図から明らかなように、入力信号がロー
レベルからハイレベルに変わるとき、遅延時間ＴＰＬＩ
１は節点ａの電圧、即ち、ＣＭＯＳインバータ回路Ｉ，
により決定されている。また、入力信号がハイレペルか
らローレベルに変わるとき、遅延時間Ｔ　ＰＨＬは節点
Ｃの電圧、即ち、ＣＭＯＳインバータ回路Ｉ３により決
定されている。

？た、節点ａへの充電及び節点Ｃからの放電は急速に行
われるので、節点ａｌ　　Ｃは常に基準となる電位（Ｖ
ｏＤ，ＧＮＤ）から放電及び充電される。

このため、電源電圧、温度又はトランジスタのスレッシ
ョルド電圧が変動した場合でも、遅延時間Ｔ　ＰＬＩＩ
　Ｉ　Ｔ　ｐＩＩＬの相対変化が少なく、デューティ比
の変動を防止することができる。

更に、遅延時間Ｔ　ＰＬＩＩとＴ　ＰＩＩＬとを夫々Ｃ
ＭＯＳインバータ回路Ｉｌ，Ｉ３によって個別に設定で
きるので、遅延時間の設計が容易になる。また、ＣＭＯ
Ｓインバータ回路Ｉ２又はＣＭＯＳインバ・ータ回路Ｉ
４により遅延時間Ｔ　ＰＬＩＩ　Ｉ　Ｔ　ｐｏｔの両者
を決定することも可能である。

［発明の効果コ 以上説明したように本発明によれば、遅延回路の遅延時
間ＴＰＬ■及びＴ　ＰＩＩＬを決定するインバータ回路
が異なっている。これにより、所望する遅延時間の遅延
回路を設計することが容易である。

また、遅延時間の電源電圧、温度又はトランジスタのス
レッシａルド電圧に変動が生じても、遅延？間のＴ　Ｐ
ｔｏ及びＴｐｏｔ．が相対的に変化することを抑制する
ことができるため、デューティ比の変動を防止すること
できる。

【図面の簡単な説明】

第１図は本発明の実施例に係る遅延回路を示す回路図、
第２図はその遅延回路のシミュレーション結果を示すグ
ラフ図、第３図は従来の遅延回路を示す回路図である。 Ｉｆ，Ｉ２，Ｉ。＋　　Ｉ４１　　１＋ｓ＋　　Ｉ＋■
；　ＣＭＯＳインバータ回路、Ｐ＋ｔ　　Ｐ２１　　Ｐ
３１　　Ｐ４１Ｐ　＋１＋　　Ｐ　１２１　　Ｐ　Ｉｌ
ｌ　　Ｐ　１４　：　Ｐチャネル型ＭＯＳトランジスタ
、Ｎ　ｒ　＋　Ｎ２　ｒ　Ｎ３　＋　Ｎ４　＋　Ｎ　ｌ
ｌ＋Ｎ１■＋　Ｎ　，３＋　Ｎ　１４　１　Ｎチャネル
型ＭＯＳトランジスタ、Ｃ１　；コンデンサ、ＩＮ；入
力端子、ＯＵＴ；出力端子

Claims (1)

【特許請求の範囲】
1. （１）正電源と負電源との間にＰチャネル型ＭＯＳトラ
   ンジスタ及びＮチャネル型ＭＯＳトランジスタが相補対
   接続されてなるインバータ回路が４段縦続接続されて構
   成され、第１段のインバータ回路は、そのＰチャネル型
   ＭＯＳトランジスタがそのＮチャネル型ＭＯＳトランジ
   スタに比して小さいオン抵抗を有し、第３段のインバー
   タ回路は、そのＮチャネル型ＭＯＳトランジスタがその
   Ｐチャネル型ＭＯＳトランジスタに比して小さいオン抵
   抗を有することを特徴とする遅延回路。