JPH0329435A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基幹伝送系、公衆網および加入者系などのデ
ィジタル伝送系の同期制御に用いられるフレーム同期回
路に利用され、特に、例えば、１フレーム内に（ｍ−１
）個の「０」と１個の「ｌ」を有するフレーム同期パタ
ーンが１ビットごとに分敗配置された時分割多重高速信
号をワード単位にｎビット並列展開後、フレーム同期を
とるフレーム同期回路に関する。

〔従来の技術〕

第４図はこの種の従来のフレーム同期回路の一例を示す
ブロック構或図である。第４図において、１は入力デー
タ、２は入力データ１に同期した入力クロック、３は直
並列変換を行うシフトレジスタ、４はラッチ回路、５ａ
　，５ｂ　，５ｃおよび５ｄはアンド回路、５ａ　）　
６ｂおよび６Ｃはインバータ、７はリングカウンタ、８
はワード同期保護回路、９および１１は遅延回路、なら
びに１０はフレームカウンタである。なお、第４図右下
×印の位置にフレーム同期保護回路を挿入して利用する
がこれは説明が複雑になるので省略してある。ここで回
路５ａ，６ａ，７、８、５ｂおよび９はワード同期回路
を構或し、回路５ｄ，６ｂ．１０、５ｃ，６ｃおよびｌ
１はフレーム同期回路を構或する。

次に、本従来例の動作について説明する。

入力データ１は、第３図にその一例を示すように、１フ
レーム内にｍ−１゜個の「０」と１個の「ｌ」　（フレ
ームの先頭を示す）を有するフレームパターンが１ワー
ドごとに１ビットずつ分散配置された情報列である。シ
フトレジスタ３は１ワード分（ｎビット）の段数を有し
ており、入力データ１と同期した入力クロソク２により
入力データ１を初段に入力し、順次後段に送る。ラッチ
回路４はシフトレジスタ３の各段の出力をワードバルス
ａによりラッチする。リングカウンタ７は入力クロック
２をｎ分周して前記ワードバルスａを出力する。ワード
同期保護回路８は、ラッチ回路４の１段目の出力をワー
ドパルスａにより入力する。

所定の数だけ連続して「１」を入力したとき、ワード同
期保護回路８はセットされ出力ＣにｒｌＪを出力する。

一方所定の数だけ連続して「０」を入力したとき、ワー
ド同期保護回路８はリセットされ、出力Ｃに「０」を出
力する。遅延回路９はアンド回路５ｂが出力されるハン
チングパルスｄを２クロツク分遅延させる。フレームカ
ウンタ１０はワードパルスａをｍ（１フレーム内のワー
ド数）分周して、フレームパルスｇを出力する。遅延回
路ｌ１は、アンド回路５Ｃから出力されるハンチングパ
ルスｈを１ワード分遅延させる。

同期はずれ状態では、ワード同期保護回路８は、セット
状態にあり、その出力Ｃは「ｌ」となっている。同期復
帰過程において、ラッチ回路４のｌ段目の出力ｂが「１
」である場合には、出力Ｃが「１丁である゛ため、ハン
チングパノレスｄが「ＩＪとなり、アンド回路５ａにお
いて、入力クロック２が１クロック分インヒビットされ
るため、ワード同期回路はハンチングし、次のワードパ
ルスａは通常より１クロック分遅延する。ラッチ回路４
の１段目の出力ｂがフレームパターンの「０」と同一符
号である場合には、ハンチングパルスｄは「０」となり
、リングカウンタ７は入力クロック２によりそのままカ
ウントアップされる。もしラッチ回路４の１段目の出力
ｂが真のフレームパターンの「０」である場合は、ワー
ド同期回路は同期復帰する。

次に、連続してラッチ回路４の１段目の出力ｂが「０」
である場合は、ワード同期保護回路８はリセットされ、
その出力Ｃは「０」となりワード同期確立状態に入る。

ワード同期復帰後、フレーム同期過程に入る。フレーム
同期回路は、フレームバルスｇが「ｌ」で、ラッチ回路
４の１段目の出力ｂが「０」である場合には、ハンチン
グパルスｈが「ｌｊとなり、フレームカウンタ１０の入
力パルスＪは１ビットインヒビットされるため、フレー
ム同期回路はハンチングする。もしフレームパルスｇが
「１」で、ラッチ回路４のｌ段目の出力ｂが「１」であ
る場合には、ハンチングパルスｈは「０」となるため、
フレームカウンタｌＯは、入力パルスＪによりそのまま
カウンタアップされ、フレーム同期回路２２は同期復帰
する。

次に、第３図および第５図を用いて、本従来例の動作を
さらに説明する。

第４図はｌワード３ピッｔ−　（ｎ＝３）および１フレ
ーム５ワード（ｎ＝５）としたときの入力データ１を示
す。この場合、フレームパターンは、Ｆｏ””Ｉ Ｆ，　、Ｆ２　、Ｆ．　、Ｆ．＝０ とする。ここで、ＤＩ，Ｄ２、　はデータを示す。

第５図は、このような入力データ１が到来したときの動
作を示すタイムチャートである。なお第５図中に示した
記号Ｄ＋　、Ｄ４　、Ｆ３　、Ｆ４、　の符号は、第３
図に示した同記号の符号と対応している。フレームカウ
ンタｌＯから出力されるフレームバルスｇはフレームパ
ターンＦ０〜Ｆ４が繰り返し現れる。

第４図の回路において、同期はずれ状態では、ワード同
期保護回路８はセット状態にあるため、その出力Ｃは「
１」に固定されている。いま同期はずれ状態において、
フレームカウンタｌＯからのフレームバルスｇがＦ。す
なわち「１」のとき、ラッチ回路４の１段目の出力ｂに
はデータＤ１すなわち「１」が出力されているものとす
る。

まず、ワード同期回路８の動作を説明する。この場合、
ハンチングパルスｄはワードパルスａ１出力ｂおよび出
力Ｃが「１」のためワードパルスａと同じ出力となる。

従って、遅延回路９の出力ｅは図示のようになり、リン
グカウンタ７のカウントアップクロックｆは、１クロッ
ク分インヒビフトされる。このため、次のリングカウン
タ７から出力されるワードバルスａは、１ワードより１
クロック分遅延し、ラッチ回路４の１段目の出力ｂには
データＤ，すなわち「ｌ」が現れる。この場合も、ハン
チングパルスｄが「ｌ」となるため、次のリングカウン
タ７から出力されるワードパルスａはｌワードより１ク
ロック分遅延し、ラッチ回路４のｌ段目の出力ｂにはフ
レームパターンＦ３が現れる。この場合、ハンチングパ
ルスｄは「０」となり、ワード同期回路はここで同期復
帰する。

次のリングカウンタ７から出力されるワードパルスａに
よりラッチ回路４の１段目の出力ｂにはフレームパター
ンＦ４が現れる。ワード同期保護回路８が２段で構或さ
れているものと仮定すると、ここで、ワード同期保護回
路８はリセットされ、その出力Ｃは「０」となる。これ
によってワード同期回路は同期確立状態に入る。

次に、フレーム同期回路の動作を説明する。フレームカ
ウンタ１０はリングカウンタ７から出力されるワードパ
ルスａによってカウントアップされるため、出力される
フレームパルスｇには、ハンチングパルスｈの遅延パル
スｌが「０」の間は、Ｆｏ　、Ｆ＋　、Ｆ２　、Ｆ３　
、Ｆ４の順でフレームパターンが現れる。しかし、フレ
ームパルスｇがＦ０すなわち「１」でラッチ回路４の１
段目の出力ｂが「０」の場合にはハンチングパルスｈが
「１」となるため、フレームカウンタｌＯの次の入力ク
ロックＪはインヒビットされ、フレームカウンタ１０か
ら出力されるフレームバルスｇはＦ。の位置にとどまる
。この動作は、ラッチ回路４の１段目の出力ｂがＦ。に
なるまで続く。ラッチ回路４の１段目の出力ｂがＦ。と
なったとき、ハンチングパルスｈは「０」となり、フレ
ーム同期回路は同期復帰する。

〔発明が解決しようとする問題点〕

前述した従来のフレーム同期回路では、ワード同期回路
２ｌが同期復帰後、ワード同期保護回路８がリセットさ
れて同期確立状態に入る前に、フレームパターンＦｏす
なわち「１」がラッチ回路４の１段目の出力ｂに現れた
ときは、同期はずれ状態に戻ってしまう欠点がある。例
えば、ワード同期保護回路８の段数が５の場合、第５図
において、ラッチ回路４の一段目の出力ｂの最初のＦ０
すなわち「１」が現れた時点で同期はずれとなる。

なお、これが問題となるのは、ワード同期復帰時間とワ
ード同期保護回路８の後方保護時間すなわちワード同期
復帰からワード同期確立までの時間の和が１フレーム長
より長くなる場合である。

これは、フレームパターンのＦ。すなわち「１」により
同期はずれ状態になっても、次のフレームパターンのＦ
。が到来するまでにワード同期復帰し、かつワード同期
確立状態に入ってしまえば問題ないからである。ワード
同期復帰時間および後方保護時間は、ｌワードのビット
数ｎが大きくなる程長くなる。従って、本回路で問題と
なるのは、フレーム長に体するワード長の比が大きい場
合である。

本発明の目的は、前記の欠点を除去することにより、ワ
ード同期回路が同期復帰後、同期確立状態に入る前に同
期はずれ状態に戻ることのないフレーム同期回路を提供
することにある。

〔問題点を解決するための手段〕

本発明は、１フレーム内に（ｍ−１）個の一論理値と１
個の反対論理値とを有するフレーム同期パターンが１ワ
ードごとに１ビットずつ分散配置された時分割多重高速
信号からなる入力データをワード単位に並列展開後フレ
ーム同期をとる手段を備えたフレーム同期回路において
、前記入力データを（ｎ＋１）ビットの並列信号に変換
する直並列変換手段と、この直並列変換手段の出力を入
力されるワードパルスに従ってラッチするラッチ手段と
、前記入力データに同期した入力クロックをワード周期
（１／ｎ）に分周して前記ワードパルスを出力する分周
手段、前記ラッチ手段の一段目の出力と（ｎ＋１）段目
の出力との所定の論理演算を行う論理演算手段、この論
理演算手段の出力が前記フレーム同期パターンか否かを
判定する判定手段、同期保護手段、およびこの同期保護
手段の出力が同期はずれ状態を示しかつ前記判定手段が
フレーム同期パターンでないことを検出したときに前記
分周手段の出力を前記入力クロックの１クロック分遅延
させる遅延処理手段を含む遅延シフト方式のワード同期
回路とを備えたことを特徴とする。

〔作用〕

直並列変換手段は入力データを（ｎ＋１）ビットの並列
信号に変換し、ラッチ手段はワードパルスに従ってこの
変換された入力データをラッチし出力する。そして、論
理演算手段は例えばアンド回路によりラッチ回路の一段
目の出力と（ｎ＋１）段目の出力との論理積をとり同期
保護手段および判定手段に入力してハンチングパルスが
生成される。前記論理積は、前記ラッチ回路の一段目お
よび（ｎ＋１）段目の出力がともに「ｌ」でなければ「
１」とはならないので、ワード同期回路同期復帰前は「
１」、同期復帰後は「０」となる。

これにより、ワード同期回路が同期復帰後、同期保護手
段がリセットされて同期確立状態に入る前に、フレーム
パターンＦ。すなわち「１」が前記ラッチ手段の一段目
の出力に現れたとしても、前記論理積は「０」であり、
ハンチングパルスが生戊されないので、同期はずれ状態
に戻ることはなくなる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構或図である
。

本実施例は、１フレーム内に（ｍ−１）個の「０」と１
個の「１」とを有するフレーム同期パターンが１ワード
ごどに１ビットずつ分散配置された時分割多重高速信号
からなる入力データｌをワード単位に並列展開後フレー
ム同期をとる手段を備えたフレーム同期回路において、 入力データ１を（ｎ＋１）ビットの並列信号に変換する
直並列変換手段としてのシフトレジスタ３ａと、このシ
フトレジスタ３ａの出力を入力されるワードパルスａに
従ってラッチするラッチ手段としてのラッチ回路４ａと
、入力データ１に同期した入力クロック２をワード周期
（１／ｎ）に分周してワードバルスａを出力する分周手
段としてのリングカウンタ７、ラッチ回路４ａの一段目
の出力ｂ，と（ｎ＋１）段目の出力ｂ２との論理積をと
る論理演算手段としてのアンド回路５ｅ，このアンド回
路５ｅの出力ＣＩが前記フレーム同期パターンか否かを
判定する判定手段としてのアンド回路５ｂ，同期保護手
段としてのワード同期保護回路８、ならびにこのワード
同期保護回路８の出力Ｃ２が同期はずれ状態を示してお
り、かつアンド回路５ｂがフレーム同期パターンでない
ことを検出したときにリングカウンタ７からのワードバ
ルスａを入力クロック２の１クロック分遅延させる遅延
処理手段としての遅延回路９、インバータ６ａおよびア
ンド回路５ａを含む遅延シフト方式のワード同期回路と
を備え、 さらに、アンド回路５Ｃおよび５ｄ　，インバータ６ｂ
および６Ｃ％フレームカウンタ１０ならびに遅延回路１
１を含んで構戒されるフレーム同期回路を含んでいる。

第１図右下ｘ印の位置にはフレーム同期保護回路を挿入
して利用するが、これは説明が複雑になるのでここでは
省略してある。

本発明の特徴は、第１図において、シフトレジスタ３ａ
と、ラッチ回路４ａと、アンド回路５ｅを含むワード同
期回路とを設けたことにある。

次に、本実施例における同期はずれ状態からフレーム同
期復帰するまでの動作を第２図および第３図を用いて説
明する。ここで、第３図は入力データｌを示す説明図で
、第２図は本実施例の各点の動作波形を示すタイムチャ
ートである。第２図中のＤ１、Ｄ３、Ｆ，、　は第３図
の同一符号の入力データと対応している。

最初同期はずれ状態にあるため、ワード同期保護回路８
はセット状態にあり、その出力ｃ２は「１」になってい
るものとする。最初ラッチ回路４ａの一段目および（ｎ
＋１）段目の出力ｂ１およびｂ２にそれぞれデータＤ３
およびＤ１が現れているものとすると、アンド回路５ｅ
の出力ｃ１　は「ｌ」となり、ワード同期保護回路８の
出力ｃ２が「１」であるため、アンド回路５ｂの出力で
あるハンチングパルスｄはワードパルスａと同じになる
。このハンチングパルスｄは遅延回路９により入力クロ
ック２の２周期分遅延されて、遅延パルスｅとなり、イ
ンバータ６ａを介して、アンド回路５ａに加えられる。

これにより、リングカウンタ７への次のカウントアップ
クロックｆは停止されるため、次のワードパルスａは１
ワードより１クロック分遅延する。

このワードパルスａによりラッチ回路４ａの出力ｂ１お
よびｂ２にはそれぞれデータＤ６およびＤ４が現れる。

この場合も、アンド回路５ｅの出力ｃ１は「ｌ」となる
ため、ハンチングバルスｄは「１」となり、従って、次
のワードパルスａは１ワードよりｌクロック分遅延する
。このワードパルスａにより、ラッチ回路４ａの出力ｂ
１およびｂ２にはそれぞれフレームパルスＦ４およびＦ
３が現れる。この場合は、アンド回路５ｅの出力ｃ１は
「０」となるため、ハンチングパルスｄは「０」となる
。ここで、ワード同期回路は同期復帰する。

ハンチングバルスｄが「０」の場合は、リングカウンタ
７の次のカウントアップクロックｆは停止されないため
、次のワードパルスａは１ワード後に出力される。以下
同様な動作をくり返し、ラッチ回路４ａの出力ｂ，およ
びｂ２がそれぞれフレームパルスＦ３およびＦ２になっ
たとき、ワード同期保護回路８はリセットされ、その出
力ｃ２は「０」となり、ワード同期回路は同期確立状態
に入る。ただし、ワード同期保護回路８の保護段数を３
段としている。第２図に示すように、本実施例は、ワー
ド同期回路が同期復帰後、フレームパターンのＦ。すな
わち「ｌ」の位置でハンチングパルスｄは「０」となる
ため、同期はずれにならない。フレーム同期回路の動作
は第４図の従来例と同様である。

以上述べたように、本実施例では、ワード同期回路２１
ａが同期復帰後、ワード同期回路が同期確立状態に入る
前に、フレームパターンのＦ。すなわち「１」が到来し
ても、同期はずれにならない。

なお、本実施例では、入力データｌとして、１フレーム
内にｍ−１個の「０」と１個の「１」を有するフレーム
パターンがワードごとに１ピットずつ分散配置された情
報列としたが、フレームパターンは「１」と「０」を逆
にしても、本発明は適用できる。

〔発明の効果〕

以上説明したように、本発明は、ワード同期回路が同期
確立状態に入る前に、フレームの先頭を示すフレームパ
ターンの位置で同期はずれにならないため、１フレーム
内のワード数に比較して、ｌワードのビット数が多いフ
レームパターンにおいても必ず同期復帰できる効果があ
る。

なお、本発明は、ｍＢＩＣ符号のバイオレーションによ
って、フレーム同期をとる方式において特に有効である
。

【図面の簡単な説明】

第ｌ図は本発明の一実施例を示すブロック構或図。 第２図はその動作を示すタイムチャート。 第３図は本発明で用いられる入力データの一例を示す説
明図。 第４図は従来例を示すブロック構或図。 第５図はその動作を示すタイムチャート。 １・・・入力データ、２・・・入力クロック、３、３ａ
・・・シフトレジスタ、４、４ａ・・・ラッチ回路、５
ａ〜５ｅ・・・アンド回路、６ａ〜６Ｃ・・・インバー
タ、７・・・リングカウンタ、８・・・ワード同期保護
回路、９、ｌ１・・・遅延回路、１０・・・フレームカ
ウンタ。

Claims (1)

1. 【特許請求の範囲】 １、１フレーム内に（ｍ−１）個の一論理値と１個の反
   対論理値とを有するフレーム同期パターンが１ワードご
   とに１ビットずつ分散配置された時分割多重高速信号か
   らなる入力データをワード単位に並列展開後フレーム同
   期をとる手段を備えたフレーム同期回路において、 前記入力データを（ｎ＋１）ビットの並列信号に変換す
   る直並列変換手段（３）と、 この直並列変換手段の出力を入力されるワードパルスに
   従ってラッチするラッチ手段（４）と、前記入力データ
   に同期した入力クロックをワード周期（１／ｎ）に分周
   して前記ワードパルスを出力する分周手段（７）、前記
   ラッチ手段の一段目の出力と（ｎ＋１）段目の出力との
   所定の論理演算を行う論理演算手段（５ｅ）、この論理
   演算手段の出力が前記フレーム同期パターンか否かを判
   定する判定手段（５ｂ）、同期保護手段（８）、および
   この同期保護手段の出力が同期はずれ状態を示しかつ前
   記判定手段がフレーム同期パターンでないことを検出し
   たときに前記分周手段の出力を前記入力クロックの１ク
   ロック分遅延させる遅延処理手段（９、５ａ、６ａ）を
   含む遅延シフト方式のワード同期回路と を備えたことを特徴とするフレーム同期回路。