JPH0330369A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
- Publication number
- JPH0330369A JPH0330369A JP16499489A JP16499489A JPH0330369A JP H0330369 A JPH0330369 A JP H0330369A JP 16499489 A JP16499489 A JP 16499489A JP 16499489 A JP16499489 A JP 16499489A JP H0330369 A JPH0330369 A JP H0330369A
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- JP
- Japan
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- gate electrode
- thin film
- etching
- sidewall
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｍｉｓ（ＭＯＳ）型半導体装置の製造方法に
関し、側壁残しパターンをゲート電極とする技術に関す
る。
関し、側壁残しパターンをゲート電極とする技術に関す
る。
近年、電子機器の小型化、高機能化に伴って、ＭＩＳ型
半導体集積回路はより一層の高集積化高速化が必要とさ
れる。このためＭＩＳ型半導体集積回路内の各素子寸法
を縮小することが必要とされ、とりわけゲート電極の寸
法の縮小化が素子の高速化を図る上で非常に重要となる
。
半導体集積回路はより一層の高集積化高速化が必要とさ
れる。このためＭＩＳ型半導体集積回路内の各素子寸法
を縮小することが必要とされ、とりわけゲート電極の寸
法の縮小化が素子の高速化を図る上で非常に重要となる
。
第５図に従来のＭＩＳ型半導体装置におけるゲート電極
の形成方法を示す。まず、第５図（ａ）に示すように、
シリコン基板１上の素子領域表面にゲート酸化膜２を形
成する。なお、３はフィールド酸化膜である。次に第５
図（ｂ）に示すように、多結晶シリコン薄膜４を全面被
着した後、バターニングによりフォトレジスト５を選択
的に形成する。
の形成方法を示す。まず、第５図（ａ）に示すように、
シリコン基板１上の素子領域表面にゲート酸化膜２を形
成する。なお、３はフィールド酸化膜である。次に第５
図（ｂ）に示すように、多結晶シリコン薄膜４を全面被
着した後、バターニングによりフォトレジスト５を選択
的に形成する。
次にそのフォトレジスト５をマスクとして反応性イオン
エツチングを行い、第５図（Ｃ）に示す如く、フォトレ
ジスト５直下の多結晶シリコン薄膜をゲート電極４ａと
して残し、その余を除去した後、フォトレジスト５を除
去する。
エツチングを行い、第５図（Ｃ）に示す如く、フォトレ
ジスト５直下の多結晶シリコン薄膜をゲート電極４ａと
して残し、その余を除去した後、フォトレジスト５を除
去する。
上記従来の製造方法によれば、ゲート電極４ａの最小加
工寸法は、フォトレジストによるバクーニングを用いた
場合、フォトレジスト５の最小加工寸法で制限される。
工寸法は、フォトレジストによるバクーニングを用いた
場合、フォトレジスト５の最小加工寸法で制限される。
現在、主流として用いられている紫外光を用いた場合、
再現性よく加工できるフォトレジスト５の最小加工寸法
は高々０，５μｍ程度であり、これ以下の寸法に加工す
るためには、紫外光の代わりに、電子ビームやＸ線を用
いたバターニングを行う必要がある。ところが、電子ビ
ームやＸ線を用いたバターニング工程においては、高価
な製造装置が必要で、スルーブツトが悪いなどの理由か
ら、大量生産には適していないという問題があった。
再現性よく加工できるフォトレジスト５の最小加工寸法
は高々０，５μｍ程度であり、これ以下の寸法に加工す
るためには、紫外光の代わりに、電子ビームやＸ線を用
いたバターニングを行う必要がある。ところが、電子ビ
ームやＸ線を用いたバターニング工程においては、高価
な製造装置が必要で、スルーブツトが悪いなどの理由か
ら、大量生産には適していないという問題があった。
そこで、本発明の課題は、電子ビームやＸ″ｍを用いた
バターニング工程を用いずに、異方性エツチングを利用
することにより、漱細なゲート電極を得ることが可能な
ＭＩＳ型半導体装置の製造方法を提供することにある。
バターニング工程を用いずに、異方性エツチングを利用
することにより、漱細なゲート電極を得ることが可能な
ＭＩＳ型半導体装置の製造方法を提供することにある。
上記課題を解決するために、本発明の講じた手段は、ま
ずエツチング残し用薄膜（パターン）を形成した後、こ
の上にゲート電極用薄膜を全面被着し、次いで、そのゲ
ート電極用薄膜を選択的に除去してエツチング残し用薄
膜の側壁に沿ってゲート電極としての側壁残しパターン
を形成し、しかる後、該エツチング残し用薄膜を選択的
に除去するものである。
ずエツチング残し用薄膜（パターン）を形成した後、こ
の上にゲート電極用薄膜を全面被着し、次いで、そのゲ
ート電極用薄膜を選択的に除去してエツチング残し用薄
膜の側壁に沿ってゲート電極としての側壁残しパターン
を形成し、しかる後、該エツチング残し用薄膜を選択的
に除去するものである。
かかる手段によれば、ゲート電極としての側壁残しパタ
ーンの線幅と高さは、ゲート電極用薄膜の厚さとエツチ
ング残し用薄膜の段差の高さによって決定され、従来の
ようにゲート電極用薄膜をバターニングしてゲート電極
を形成する場合に比して、ゲート電極の線幅を微細化す
ることができる。
ーンの線幅と高さは、ゲート電極用薄膜の厚さとエツチ
ング残し用薄膜の段差の高さによって決定され、従来の
ようにゲート電極用薄膜をバターニングしてゲート電極
を形成する場合に比して、ゲート電極の線幅を微細化す
ることができる。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図乃至第４図は、本発明の一実施例における各プロ
セスを説明するための半導体構造を示す図で、各図（ａ
）は平面図であり、各図ら）は対応する図（ａ）におけ
る−点＆ｉ！ＩＩに沿って切断した状態を示す切断矢視
図である。
セスを説明するための半導体構造を示す図で、各図（ａ
）は平面図であり、各図ら）は対応する図（ａ）におけ
る−点＆ｉ！ＩＩに沿って切断した状態を示す切断矢視
図である。
まず、第１図（ａ）、（ｂ）に示すように、シリコン基
板ｌ上の素子領域表面に厚さ約１００人程度のゲート酸
化膜２を成長した後、その上に減圧ＣＶＤ法により厚さ
約５０００Ａ程度の窒化シリコン（Ｓ＋Ｊ＊）膜を被着
する。次にこの窒化シリコン膜を紫外光によるバターニ
ングと例えば（ＣｚＦｓ ＋Ｃ２Ｈｚ ）ガスによる反
応性イオンエツチングで加工し、レジストを除去するこ
とにより、エツチング残し用薄膜としての窒化シリコン
パターン１０を形成する。
板ｌ上の素子領域表面に厚さ約１００人程度のゲート酸
化膜２を成長した後、その上に減圧ＣＶＤ法により厚さ
約５０００Ａ程度の窒化シリコン（Ｓ＋Ｊ＊）膜を被着
する。次にこの窒化シリコン膜を紫外光によるバターニ
ングと例えば（ＣｚＦｓ ＋Ｃ２Ｈｚ ）ガスによる反
応性イオンエツチングで加工し、レジストを除去するこ
とにより、エツチング残し用薄膜としての窒化シリコン
パターン１０を形成する。
次に第２図（ａ）、（ハ）に示す如く、減圧ＣＶＤ法に
より厚さ約５０００Ａ程度の多結晶シリコン膜１１を全
面被着する。そして多結晶シリコン膜１１のうち配線コ
ンタクト部を形成すべき領域のみにレジストマスク１２
を被着する。
より厚さ約５０００Ａ程度の多結晶シリコン膜１１を全
面被着する。そして多結晶シリコン膜１１のうち配線コ
ンタクト部を形成すべき領域のみにレジストマスク１２
を被着する。
次に、例えばｃｃｅ、を含むガスで反応性イオンエツチ
ングを全面に施し、エツチングの終点を適切な時間に設
定することにより、多結晶シリコン膜１１を除去し、第
３図（ａ）、 （ｂ）に示す如く、窒化シリコンパター
ン１０の側壁部にゲート電極としての側壁残しパターン
１３を残す。この異方性エツチング工程によって第２図
（ａ）に示すレジストマスク１２下の配線コンタクト部
１４も残る。この配線コンタクト部１４は配線金属（Ａ
／など）とコンタクトをとる領域である。そしてレジス
トマスク１２を除去シた後、非レジスト領域１５以外に
フォトレジストを被着する。
ングを全面に施し、エツチングの終点を適切な時間に設
定することにより、多結晶シリコン膜１１を除去し、第
３図（ａ）、 （ｂ）に示す如く、窒化シリコンパター
ン１０の側壁部にゲート電極としての側壁残しパターン
１３を残す。この異方性エツチング工程によって第２図
（ａ）に示すレジストマスク１２下の配線コンタクト部
１４も残る。この配線コンタクト部１４は配線金属（Ａ
／など）とコンタクトをとる領域である。そしてレジス
トマスク１２を除去シた後、非レジスト領域１５以外に
フォトレジストを被着する。
次に、例えばＣＣ１，を含むガスで反応性イオンエツチ
ングをすることにより、第４図に示すように、非レジス
ト領域１５のゲート電極の一部を除去した後、フォトレ
ジストを除去する。そして例えば（ＣＪｓ＋Ｃ２Ｌ）ガ
スによる反応性イオンエツチングで全面エツチングする
ことにより、ゲート電極としての側壁残しパターン１３
及び配線コンタクト部１４を残したまま、窒化シリコン
パターン１０を除去する。この後は通常のＭＯ３型半導
体装置のプロセスに従い、ソース−ドレイン拡牧層形成
１層間絶縁膜形成、コンタクトホール開口、配線パター
ンの形成などが行われる。
ングをすることにより、第４図に示すように、非レジス
ト領域１５のゲート電極の一部を除去した後、フォトレ
ジストを除去する。そして例えば（ＣＪｓ＋Ｃ２Ｌ）ガ
スによる反応性イオンエツチングで全面エツチングする
ことにより、ゲート電極としての側壁残しパターン１３
及び配線コンタクト部１４を残したまま、窒化シリコン
パターン１０を除去する。この後は通常のＭＯ３型半導
体装置のプロセスに従い、ソース−ドレイン拡牧層形成
１層間絶縁膜形成、コンタクトホール開口、配線パター
ンの形成などが行われる。
このように、側壁残しパターン１３がゲート電極として
用いられるが、従来の紫外線によるバターニングによっ
てゲート電極を直接形成した場合、ゲート電極幅は０．
５μｍ程度が限界であったが、側壁残しパターン１３を
ゲート電極とする場合、線幅Ｏ１μｍ程度まで微細化す
ることができる。この線幅と高さは、多結晶シリコン膜
１１の厚さと窒化シリコンパターン１０の段差高さによ
って決定される。
用いられるが、従来の紫外線によるバターニングによっ
てゲート電極を直接形成した場合、ゲート電極幅は０．
５μｍ程度が限界であったが、側壁残しパターン１３を
ゲート電極とする場合、線幅Ｏ１μｍ程度まで微細化す
ることができる。この線幅と高さは、多結晶シリコン膜
１１の厚さと窒化シリコンパターン１０の段差高さによ
って決定される。
以上説明したように、本発明は、ゲート電極材料に対し
て異方性エツチングの選択比が異なるエツチング残し用
薄膜を選択的に形成し、その上に全面被着したゲート電
極用薄膜を全面異方性エツチングすることにより、エツ
チング残し用薄膜の側壁に沿ってゲート電極としての側
壁残しパターンを形成するものであるから、従来の紫外
線によるバターニングによってゲート電極を直接形成す
る場合に比して、微細なゲート電極を得ることができる
。
て異方性エツチングの選択比が異なるエツチング残し用
薄膜を選択的に形成し、その上に全面被着したゲート電
極用薄膜を全面異方性エツチングすることにより、エツ
チング残し用薄膜の側壁に沿ってゲート電極としての側
壁残しパターンを形成するものであるから、従来の紫外
線によるバターニングによってゲート電極を直接形成す
る場合に比して、微細なゲート電極を得ることができる
。
第１図乃至第４図は、本発明の一実施例における各プロ
セスを説明するための半導体構造を示す図で、各図（ａ
）は平面図であり、同図（ｂ）は対応する同図（ａ）に
おける−点鎖線に沿って切断した状轢を示す切断矢視図
である。 第５図（ａ）乃至（Ｃ）は、従来のＭＩＳ型半導体装置
の製造方法を説明するための半導体構造の縦断面図であ
る。 ｌ シリコン基板、２ ゲート酸化膜、３ フィールド
酸化膜、１（Ｌ窒化シリコンパターン、１１多結晶シリ
コン膜、１２ レジストマスク、１３ゲート電極とし
ての側壁残しパターン、１４ 配線コンタクト部、１
５ 非レジスト領域。 第１図 第３区 第 ５ 図
セスを説明するための半導体構造を示す図で、各図（ａ
）は平面図であり、同図（ｂ）は対応する同図（ａ）に
おける−点鎖線に沿って切断した状轢を示す切断矢視図
である。 第５図（ａ）乃至（Ｃ）は、従来のＭＩＳ型半導体装置
の製造方法を説明するための半導体構造の縦断面図であ
る。 ｌ シリコン基板、２ ゲート酸化膜、３ フィールド
酸化膜、１（Ｌ窒化シリコンパターン、１１多結晶シリ
コン膜、１２ レジストマスク、１３ゲート電極とし
ての側壁残しパターン、１４ 配線コンタクト部、１
５ 非レジスト領域。 第１図 第３区 第 ５ 図
Claims (1)
- １）半導体基板上の素子領域にゲート絶縁膜を形成した
後、ゲート電極材料に対して異方性エッチングの選択比
が異なるエッチング残し用薄膜を該素子領域を含む領域
に形成し、次いでゲート電極用薄膜を全面に被着した後
、該ゲート電極用薄膜を選択的に異方性エッチングによ
り除去して該エッチング残し用薄膜の側壁に沿ってゲー
ト電極としての側壁残しパターンを形成し、しかる後、
該エッチング残し用薄膜を選択的に除去することを特徴
とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16499489A JPH0330369A (ja) | 1989-06-27 | 1989-06-27 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16499489A JPH0330369A (ja) | 1989-06-27 | 1989-06-27 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330369A true JPH0330369A (ja) | 1991-02-08 |
Family
ID=15803822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16499489A Pending JPH0330369A (ja) | 1989-06-27 | 1989-06-27 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330369A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783063A (en) * | 1980-07-14 | 1982-05-24 | Texas Instruments Inc | Method of producing microminiature semiconductor device |
| JPS63289964A (ja) * | 1987-05-22 | 1988-11-28 | Toshiba Corp | 半導体装置の製造方法 |
-
1989
- 1989-06-27 JP JP16499489A patent/JPH0330369A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783063A (en) * | 1980-07-14 | 1982-05-24 | Texas Instruments Inc | Method of producing microminiature semiconductor device |
| JPS63289964A (ja) * | 1987-05-22 | 1988-11-28 | Toshiba Corp | 半導体装置の製造方法 |
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