JPH0330467A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、Ｍ　Ｉ　Ｓ　（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔ
ｏｒ　３ｅｍｉｃｏｎｄｕｃｔｏｒ　）　Ｆ　ＥＴが構
成される半導体集積回路装置に関し、特にＭＩＳＦＥＴ
とバイポーラトランジスタとが同一の半導体基板上に形
成される場合において、形成される半導体素子の特性の
向上が可能とされる半導体集積回路装置に適用して有効
な技術に関する。

［従来の技術］ ＭＩＳＦＥＴが構成される半導体集積回路装置丘として
は、たとえば半導体基板上に半導体領域および不純物拡
散層が形成され、多結晶珪素（Ｐｏｌｙ−ｃｒｙｓｔａ
ｌ　Ｓｉ）膜などのゲート層が積層されることによりゲ
ート電極が形成され、またドレイン電極およびソース電
極は、不純物拡散層にアルミニウム（Ａｉ’）などの配
線層が積層されることにより形成されている。

そして、一般的に半導体集積回路装置の高集積化および
高速化は、半導体基板に形成される半導体素子の微細化
により達成されると言われている。

たとえば、ＭＯＳメモリにおいては、多結晶珪素膜によ
り形成されるゲート電極の抵抗値の大きいことが、高集
積・微細化および高速化を妨げる大きな要因となってお
り、そのために高融点でかつ）などの金属シリサイドが
用いられている。

また、多結晶珪素膜についても、半導体基板とのダイレ
クトコンタクト性およびＭＯ３特性の安定性などからそ
の必要性が要求されている。そこで、たとえば特開昭６
３−２８１４５６号公報に記載されるように、ＭＩＳＦ
ＥＴのゲート電極構造は、第一層目が多結晶珪素膜、第
二層目がタングステンシリサイド（ＷＳ１２）などの高
融点金属シリサイド膜の二層構造に形成されている。

〔発明が解決しようとする課題］ ところが、前記のような従来技術においては、ゲート電
極加工時およびその後の製造工程において、高融点金属
シリサイド膜の高融点金属が飛敗し、半導体基板上に付
着することについて配慮がされておらず、付着した高融
点金属による汚染によって表面再結合準位が増加すると
いう欠点がある。従って、バイポーラトランジスタにお
いては、再結合電流の増加によって電流増幅率が低下し
、またＭＩＳＦＥＴではウェル−ドレイン間の接合リー
ク電流が増加するという問題がある。

また、高融点金属シリサイド膜の表面にＳｉＯなどの絶
縁膜が積層される場合においても、高融点金属の飛散に
ついては低減されるものの、ゲート電極加工時に、まず
積層された絶縁膜を加工し、その後多結晶珪素膜を加工
するという二段階の加工工程とされ、製造工程が複雑に
なるという問題がある。そして、この場合には、ゲート
電極自体の段差が堆大され、その後の加工工程に大きな
影響を与えるという問題もある。

そこで、本発明の目的は、ゲー）・電極の加工時におけ
る高融点金属の飛散が低減され、ＭＩＳＦＥＴおよび他
の半導体素子の特性の向上が可能とされる半導体集積回
路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

［課題を解決するための手段］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明の半導体集積回路装置は、半導体基板
上にゲート電極、ドレイン電極右よびソース電極が形成
されるＭＩＳＦＥＴを構成する半導体集積回路装置であ
って、前記ゲート電橋が下層より多結晶珪素膜、高融点
金属シリサイド膜、多結晶珪素膜の三層構造に形成され
るものである。

また、同一の半導体基板上に、前記ＭＩＳＦＥＴおよび
バイポーラトランジスタが形成されるものである。

［作用］ 前記した半導体集積回路装置によれば、ＭＩＳＦＥＴの
ゲート電極が、下層より多結晶珪素膜、高融点金属シリ
サイド膜、多結晶珪素膜の三層構造に形成されることに
より、最上層に積層された多結晶珪素膜によって高融点
金属シリサイド膜を被覆することができる。

これにより、ゲート電極の加工時およびその後の製造工
程における高融点金属ンリサイド膜の高融点金属の飛散
を低減することができる。

また、同一の半導体基板上にＭＩＳＦＥＴおよびバイポ
ーラトランジスタが形成される場合は、特に汚染に敏感
なバイポーラトランジスタべの影響が低減されることに
より、理想的な特性を持ったバイポーラトランジスタを
形成することができる。

さらに、ゲート電極の加工時においても、多結晶珪素膜
と高融点金属シリサイド膜とは、同一のエツチングガス
によって加工が可能なので、同時加工によりゲート電極
を形成することができる。

［実施例コ 第１図は本発明の一実施例である半導体集積回路装置の
ゲート電極を示す断面図、第２図は本実施例の半導体集
積回路装置の一部を示す要部断面図である。

まず、第２図により本実施例の半導体集積回路装置の構
成を説明する。

本実施例の半導体集積回路装置は、たとえばＭＩＳＦＥ
Ｔおよびバイポーラトランジスタが形成されるＢ　ｉ　
−ＣＭ　ＯＳ　（Ｂｉｐｏｌａｒ　Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙＭＯＳ　）の半導体集積回路装置とされ、単結
晶珪素（Ｓｌ）からなるｐ−形半導体基板１の主面上に
ｐ３形埋込半導体領域２およびｎ゛形埋込半導体領域３
が形成され、ｐ゛形埋込半導体領域２の主面にｎ形Ｍ＋
５ＦＥＴ素子４、ｎ゛形埋込半導体領域３の主面にｎｐ
ｎ形バイポーラトランジスタ素子５が構成されている。

そして、ｎ形ＭＩＳＦＥＴ素子４とｎｐｎ形バイポーラ
トランジスタ素子５とは、素子間分離絶縁１Ｉ５ｉ！６
、ｐ形チャネルストッパ領＃ｃ７、ｐ−形ウエル領域８
およびｎ−形ウエル領域９によってその領域が規定され
、他の領域と電気的に分離されている。

ｎ形ＭＩＳＦＥＴ素子４は、ＭＩＳ構造およびソース・
ドレイン領域によって形成され、ＭＩＳ構造は、第１図
に示すようにｐ−形ウエル領域８上に積層されるゲート
酸化膜１０と、多結晶珪素膜１１．タングステンシリサ
イド（ＷＳｉ□）などの高融点金属シリサイド膜１２お
よび多結晶珪素膜１３によって三層構造に形成されるゲ
ート電一方、ｎ形ＭＩＳＦＥＴ素子のソース・ドレイン
領域は、ゲート電極によってその領域が規定されるｎ−
形半導体領域１４と、ゲート電極側壁のサイドウオール
スペーサ１５によって規定されるｎ゛形半導体領域１６
とで構成されている。

ｎｐｎ形バイポーラトランジスタ素子５は、コレクタ、
ベース、エミッタの各領域によって形成され、コレクタ
領域は、ｎ゛形埋込半導体領域３上に形成されるｎ″″
形半導体領域１７およびｎ゛形半導体領域１８とによっ
て構成されている。

また、ｎｐｎ形バイポーラトランジスタ素子５０ベース
領域は、ｐ形半導体領域１９によって構成され、コレク
タ＠域であるｎ−形ウエル領Ｆａ９の主面に形成されて
おり、素子間分離絶縁膜６によってその領域が規定され
ている。

さらに、ベース領域のｐ形半導体領域１９には、多結晶
珪素膜で形成されたベース引出用電極２０が接続されて
いる。そして、この多結晶珪素膜には、抵抗値を低減す
るｐ形不純物が導入されている。

また、ｎｐｎ形バイポーラトランジスタ素子５のエミッ
タ領域は、ｎ“形半導体領域°２１によって構成され、
ベース領域であるｐ形半導体領域１９の主面部中央に形
成されている。

さらに、エミッタ領域のｎ°形半導体領域２１には、多
結晶珪素膜で形成されたエミッタ引出用電極２２が、ベ
ース引出用電極２０の側壁に形成されたサイドウオール
スペーサ２３によって規定される接続孔を通じて接続さ
れている。そして、このエミッタ引出用電極２２には、
ｎ形不純物が導入されている。

また、サイドウオールスペーサ２３は、ｎ形ＭＩＳＦＥ
Ｔ素子４のサイドウオールスペーサ１５と同時に自己整
合によって形成されている。

このように構成されるｎ形ＭＩＳＦＥＴ素子４のソース
・ドレイン領域、ｎｐｎ形バイポーラトランジスタ素子
５のエミッタ領域およびコレクタ領域は、それぞれ層間
絶縁膜２４を開孔して形成される接続孔を通じてソース
・ドレイン引出用配線２５、エミッタ引出用配線２６お
よびコレクタ引出用配線２７が接続されている。そして
、これらの引出用配線２５，２６．２７は、たとえばア
ルミニウム（、ｌり、または珪素（Ｓｌ）または銅（Ｃ
ｕ）などの添加物が含入されたアルミニウム合金によっ
て形成されている。

次に、本実施例の作用について説明する。

萌記のように構成される本実施例の半導体集積回路装置
においては、ｎ形ＭＩＳＦＥＴ素子４のゲート電極が、
第１図に示すように多結晶珪素膜１１１、高融点金属シ
リサイド膜１２および多結晶珪素膜１３の三層構造に形
成され、最上層に多結晶珪素膜１３を積層することによ
り、ゲート電極加工時およびその後の製造工程における
高融点金属の飛散が低減され、半導体集積回路装置の汚
染が大幅に抑制される。これにより、半導体基板上に形
成される半導体素子、特にｎｐｎ形バイポーラトランジ
スタ素子５における再結合電流が低減され、このｎｐｎ
形バイポーラトランジスタ素子５の電流増幅率のばらつ
きが小さくされると同時に、広いコレクタ電流範囲にお
いて高い電流増幅率を得ることができるｎｐｎ形バイポ
ーラトランジスタ素子５を形成することができる。

また、最上層に多結晶珪素膜１３を積層しても、下層の
多結晶珪素膜１１の膜厚を調整することにより、従来の
ゲート電極と同等の断面積を持つゲート電極が形成され
る。これにより、従来と同等の段差で同等の低抵抗であ
るｎ形ＭＩＳＦＥＴ素子４を形成することができる。

さらに、ゲート電極の加工時においても、最上層および
下層に積層される多結晶珪素膜１３，１１と中間層の高
融点金属シリサイド膜１２とが同一のエツチングガスに
より同時加工が可能となるので、従来と同様の製造工程
においてゲート電極を形成することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

いては、ｎ形ＭＩＳＦＥＴ素子４およびｎｐｎ形バイポ
ーラトランジスタ素子５が形成されるＢｉ・ＣＭＯ３の
半導体集積回路装置である場合について説明したが、本
発明は前記実施例に限定されるものではなく、Ｂ１・Ｃ
ＭＯＳメモリなどのようにＭＩＳＦＥＴが構成される半
導体集積回路装置についても広く適用可能とされ、特に
汚染に敏感なバイポーラトランジスタが構成される半導
体集積回路装置に有効である。この場合に、たとえばＭ
ＯＳメモリの半導体集積回路装置に適用されると、配線
抵抗が小さくなり微細化・高集債化が可能にされると同
時に、クリーンなプロセスにおいて半導体集積回路装置
の製造が可能である。

また、本実施例の半導体集積回路装置については、ｐ−
形半導体基板１上にｎ形ＭＩＳＦＥＴ禦子４およびｎｐ
ｎ形バイポーラトランジスタ素子５が形成される場合に
ついて説明したが、前記実施例に限定されるものではな
く、たとえばｎ形の半導体基板に半導体素子を形成する
ことも可能と形のバイポーラトランジスタ素子が形成さ
れる半導体集積回路装置についても適用可能である。

さらに、ｎ形ＭＩＳＦＥＴ素子４のゲート電極について
は、高融点金属シリサイド膜１２としてタングステンシ
リサイド（ＷＳｉ２）を例示した場合について説明した
が、これに限定されず、たとえばモリブデン（Ｍｏ）、
チタン（Ｔｉ）、タンタル（Ｔａ）などの高融点金属シ
リサイド膜についても広く適用可能である。

［発明の効果］ 本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

（１）、ＭＩＳＦＥＴのゲート電極が、下層より多結晶
珪素膜、高融点金属シリサイド膜、多結晶珪素膜の三層
構造に形成されることにより、最上層に積層される多結
晶珪素膜によって高融点金属シリサイド膜を被覆するこ
とができるので、ゲート電極の加工時およびその後の製
造工程における高融れ、形成される半導体素子に対する
汚染による影響を大幅に抑制することが可能である。

（２）、ｎ記（１）により、ＭＩＳＦＥＴのゲート電極
が形成される高融点金属の飛敗が低減されるので、クリ
ーンな製造工程においてＭＩＳＦＥＴおよびバイポーラ
トランジスタなど他の半導体素子を製造することができ
るので、形成される半導体素子の性能の向上が可能であ
る。特に、同一の半導体基板上にＭＩＳＦＥＴおよびバ
イポーラトランジスタが形成される場合は、バイポーラ
トランジスタへの汚染による影響が低減されるので、理
想的な特性を持ったバイポーラトランジスタを形成する
ことができる。

（３）、前記（１）および（２）により、高性能な半導
体素子を形成することができるので、特性のばらつきが
小さく高性能で信頼性の高い半導体集積回路装置を得る
ことができる。

（４）、前記（１）により、ゲート電極の加工工程にお
いては、多結晶珪素膜と高融点金属シリサイド膜とドー
エッチングガスによる同時加工が可能となるので、従来
と同様の製造工程における半導体集積回路装置の製造が
可能である。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体集積回路装置の
ゲート電極を示す断面図、 第２図は本実施例の半導体集積回路装置の一部を示す要
部断面図である。 ■・・・半導体基板（ｐ−形）、２・・・埋込半導体領
域（ｐ”形）、３・・・埋込半導体領域（ｎ”形）、４
・−−ＭＩＳＦＥＴ素子（ｎ形）、５・・・バイポーラ
トランジスタ素子（ｎｐｎ形）、６・・・素子間分離絶
縁膜、７・・・チャネルストッパ領域（ｐ形）、８・・
・ウェル領域（ｐ−形）、９・・・ウェル領域（ｎ−形
）、１０・・・ゲート酸化膜、１１・・・多結晶珪素膜
、１２・・・高融点金属シリサイド膜、１３・・・多結
晶珪素膜、１４・・・半導体領域（ｎ−形）、１５・・
・サイドウオールスペーサ、１６・・・半導体領域（ｎ
”形）、１７・・・半導体領域（ｎ゛形）、１８・・・
半導体領域（ｎ”形）、１９・・・半導体領域（ｐ形）
、２０・・・ベース引出用電極、２１・・・半導体領域
（ｎ”形）、２２・・・エミッタ引出用電極、２３・・
・サイドウオールスペーサ、２４・・・層間絶縁膜、２
５・・・ソース・ドレイン引出用配線、２６・・・エミ
ッタ引出用配線、２７・・・コレクタ引出用配線。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上にゲート電極、ドレイン電極およびソ
   ース電極が形成されるＭＩＳＦＥＴを構成する半導体集
   積回路装置であって、前記ゲート電極が下層より多結晶
   珪素膜、高融点金属シリサイド膜、多結晶珪素膜の三層
   構造に形成されることを特徴とする半導体集積回路装置
   。 ２、同一の半導体基板上に、前記ＭＩＳＦＥＴおよびバ
   イポーラトランジスタが形成されることを特徴とする請
   求項１記載の半導体集積回路装置。