JPH0330477A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH0330477A JPH0330477A JP16755789A JP16755789A JPH0330477A JP H0330477 A JPH0330477 A JP H0330477A JP 16755789 A JP16755789 A JP 16755789A JP 16755789 A JP16755789 A JP 16755789A JP H0330477 A JPH0330477 A JP H0330477A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭｏ８＋−ランジスタおよびその製造方法に関
する。
する。
サブミクロン領域の超々ＬＳＩに用いられるＭｏ３トラ
ンジスタでは、内部電界の増大によって生じるホットキ
ャリアの影響による電気特性の劣化とそれによるデバイ
ス寿命の減少を緩和するために、ソース・ドレイン領域
のチャネル側端部にソース・ドレイン領域より不純物濃
度の低い同じ型の領域（ＬＤＤ ：Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）を形成することによって電界緩
和を行う構造のいわゆるＬＤＤ−Ｍｏ８ＦＥＴが従来よ
り用いられている。
ンジスタでは、内部電界の増大によって生じるホットキ
ャリアの影響による電気特性の劣化とそれによるデバイ
ス寿命の減少を緩和するために、ソース・ドレイン領域
のチャネル側端部にソース・ドレイン領域より不純物濃
度の低い同じ型の領域（ＬＤＤ ：Ｌｉｇｈｔｌｙ Ｄ
ｏｐｅｄ Ｄｒａｉｎ）を形成することによって電界緩
和を行う構造のいわゆるＬＤＤ−Ｍｏ８ＦＥＴが従来よ
り用いられている。
従来のＬＤＤ−Ｍｏ８ トランジスタは、第４図に示す
ように、ソース・ドレイン領域２のチャネル側端部にＬ
ＤＤ領域３を形成した構造を有している。
ように、ソース・ドレイン領域２のチャネル側端部にＬ
ＤＤ領域３を形成した構造を有している。
第５図（ａ）〜（Ｃ）は従来のＭｏ３トランジスタの製
造方法を説明するための工程順に示した断面図である。
造方法を説明するための工程順に示した断面図である。
まず、第５図（ａ）に示すように、熱酸化法によってゲ
ート酸化膜４を全面形成し、次にポリシリコン膜を全面
堆積した後、リソグラフィ法によってこれをパターニン
グしてゲート電極５を形成し、これをマスクとしてＬＤ
Ｄ領域３をイオン注入法で形成する。次に、ＣＶＤ酸化
膜１０を全面堆積する。
ート酸化膜４を全面形成し、次にポリシリコン膜を全面
堆積した後、リソグラフィ法によってこれをパターニン
グしてゲート電極５を形成し、これをマスクとしてＬＤ
Ｄ領域３をイオン注入法で形成する。次に、ＣＶＤ酸化
膜１０を全面堆積する。
次に、第５図（ｃ）に示すように、垂直性の強い異方性
エツチング法によってエツチングしサイドウオール６を
形成する。
エツチング法によってエツチングしサイドウオール６を
形成する。
次に、第５図（ｃ）に示すように、ゲート電極５とこの
サイドウオール６をマスクとしてセルファラインでソー
ス・ドレイン領域２を形成する。
サイドウオール６をマスクとしてセルファラインでソー
ス・ドレイン領域２を形成する。
サブミクロンデバイスではソース・ドレインの接合をで
きるだけ浅くするために表面にアモルファス層１５を形
成するには、第５図（ｂ）に示すように、予めＳｉイオ
ン注入を行う必要がある。
きるだけ浅くするために表面にアモルファス層１５を形
成するには、第５図（ｂ）に示すように、予めＳｉイオ
ン注入を行う必要がある。
次にイオン注入法によって接合の浅いソース・ドレイン
領域２を形成し、層間絶縁膜７を形成したのち、ランプ
アニール法によって不純物の活性化を行う。
領域２を形成し、層間絶縁膜７を形成したのち、ランプ
アニール法によって不純物の活性化を行う。
前述した従来のＭｏＳトランジスタにおいては、ＬＤＤ
領域の形成に都合のよい不純物濃度の範囲が狭く、また
５ｉ−８ｉＯｚ界面の界面準位による影響を受けやすく
、等何回路上はコンタクト抵抗やドレイン端部がり抵抗
と同様に直列抵抗として作用し、見かけ上のトランスコ
ンダクタンスの低下を招くという問題があった。即ち、
ＬＤＤ領域３の不純物濃度は、デバイスサイズや動作バ
イアス条件にもよるが、通常はソース・ドレイン領域２
の不純物濃度の１％程度の１０”ｃｍ−３の桁の値を用
いる。
領域の形成に都合のよい不純物濃度の範囲が狭く、また
５ｉ−８ｉＯｚ界面の界面準位による影響を受けやすく
、等何回路上はコンタクト抵抗やドレイン端部がり抵抗
と同様に直列抵抗として作用し、見かけ上のトランスコ
ンダクタンスの低下を招くという問題があった。即ち、
ＬＤＤ領域３の不純物濃度は、デバイスサイズや動作バ
イアス条件にもよるが、通常はソース・ドレイン領域２
の不純物濃度の１％程度の１０”ｃｍ−３の桁の値を用
いる。
しかし、この程度の不純物濃度では、バイアス条件によ
ってはコンダクタンスが大幅に異する。
ってはコンダクタンスが大幅に異する。
特に、デバイスオフ状態からゲート電圧が印加されてオ
ン状態に遷移する場合、劣化が最も大きいＶ、＝ＶＤ／
２付近での電界緩和が最適となるように設計されたＬＤ
Ｄ−Ｍｏ８＋−ランジスタではＬＤＤ領域３は空乏化１
−ており、これによる直列抵抗成分がスイッチング特性
を大幅に悪化させるという問題があった。
ン状態に遷移する場合、劣化が最も大きいＶ、＝ＶＤ／
２付近での電界緩和が最適となるように設計されたＬＤ
Ｄ−Ｍｏ８＋−ランジスタではＬＤＤ領域３は空乏化１
−ており、これによる直列抵抗成分がスイッチング特性
を大幅に悪化させるという問題があった。
本発明のＭｏ８トランジスタは、Ｓｉ基板上に設けられ
たソースドレイン領域と、前記ソース・ドレイン領域の
間の前記Ｓｉ基板表面に設けられたゲート酸化膜と、前
記ゲート酸化膜上に設けられたゲート電極とを有するＭ
ｏ３トランジスタにおいて、前記ドレイン領域のソース
領域側の端部および前記ソース領域のドレイン領域側の
端部に、前記ソース・ドレイン領域を構成する不純物と
同じ型であり、かつ前記ソース・ドレイン領域を構成す
る不純物のエネルギーレベルより深いエネルギーレベル
を有する不純物をドープした領域を有することを特徴と
する。
たソースドレイン領域と、前記ソース・ドレイン領域の
間の前記Ｓｉ基板表面に設けられたゲート酸化膜と、前
記ゲート酸化膜上に設けられたゲート電極とを有するＭ
ｏ３トランジスタにおいて、前記ドレイン領域のソース
領域側の端部および前記ソース領域のドレイン領域側の
端部に、前記ソース・ドレイン領域を構成する不純物と
同じ型であり、かつ前記ソース・ドレイン領域を構成す
る不純物のエネルギーレベルより深いエネルギーレベル
を有する不純物をドープした領域を有することを特徴と
する。
本発明のＭｏ３トランジスタの製造方法は、Ｓｉ基板上
にゲート酸化膜を形成し、ゲート金属膜を形成し、リソ
グラフィ技術によって前記ゲ−ト金属膜をパターニング
してゲート電極を形成し、前記ゲート電極をマスクにし
てソース・ドレイン領域を決定するセルファライン方式
のＭＯＳトランジスタの製造方法において、前記ゲート
金属膜のパターニング後に、のちにソース・ドレイン領
域な形成するために用いられる第一の不純物と同じ型で
あり、かつ前記第一の不純物のエネルギーレベルより深
いエネルギーレベルを有する第二の不純物をイオン注入
法によって前記Ｓｉ基板の表面より注入し、次にＳｉ酸
化膜を堆積した後に方向性エツチング法によって全面エ
ッチバックすることによって前記ゲート電極の側面に前
記Ｓｉ酸化膜のサイドウオールを形成し、次に前記ゲー
ト電極およびサイドウオールをマスクとして前記第一の
不純物をイオン注入し、層間絶縁膜を形成したのちに短
時間アニール法によって前記第一の不純物および前記第
二の不純物を活性化する工程を含むことを特徴とする。
にゲート酸化膜を形成し、ゲート金属膜を形成し、リソ
グラフィ技術によって前記ゲ−ト金属膜をパターニング
してゲート電極を形成し、前記ゲート電極をマスクにし
てソース・ドレイン領域を決定するセルファライン方式
のＭＯＳトランジスタの製造方法において、前記ゲート
金属膜のパターニング後に、のちにソース・ドレイン領
域な形成するために用いられる第一の不純物と同じ型で
あり、かつ前記第一の不純物のエネルギーレベルより深
いエネルギーレベルを有する第二の不純物をイオン注入
法によって前記Ｓｉ基板の表面より注入し、次にＳｉ酸
化膜を堆積した後に方向性エツチング法によって全面エ
ッチバックすることによって前記ゲート電極の側面に前
記Ｓｉ酸化膜のサイドウオールを形成し、次に前記ゲー
ト電極およびサイドウオールをマスクとして前記第一の
不純物をイオン注入し、層間絶縁膜を形成したのちに短
時間アニール法によって前記第一の不純物および前記第
二の不純物を活性化する工程を含むことを特徴とする。
本発明のＭＯＳトランジスタでは、ドレイン端の電界緩
和にＬＤＤのように低濃度領域を用いる代りに、ドレイ
ンを構成する不純物よりやや深い（約０．１ｅＶ程度）
同じタイプの不純物で構成された領域を用いることが特
徴である。この領域をＳＤＤ （Ｓｌｉｇｈｔｌｙ Ｄ
ｅｅｐｅｒ Ｄｒａｉｎ）と呼ぶことにする。
和にＬＤＤのように低濃度領域を用いる代りに、ドレイ
ンを構成する不純物よりやや深い（約０．１ｅＶ程度）
同じタイプの不純物で構成された領域を用いることが特
徴である。この領域をＳＤＤ （Ｓｌｉｇｈｔｌｙ Ｄ
ｅｅｐｅｒ Ｄｒａｉｎ）と呼ぶことにする。
第３図にフェルミレベルの位置と誘起される正電荷（イ
オン化したドナーと正孔）、負電荷（電子）の濃度の関
係を示す。
オン化したドナーと正孔）、負電荷（電子）の濃度の関
係を示す。
ＬＤＤの場合、ドナーには浅い準位のものを用いるので
、フェルミレベル１８は電子の濃度を示す直線１１と浅
いドナー（１０１のオーダー）を用いた場合の正電荷の
濃度を示す曲線１２との交点のＸ座標として求まる。同
じフェルミレベル１８は、本発明のＭＯＳトランジスタ
のＳＤＤの場合、同じ電子濃度直線１１とやや深いドナ
ーを１０２０のオーダーでドープした場合に実現できる
ことが同図より分かる。即ち、デバイスオン状態におけ
るドレイン端部における電子の擬フエルミの伝導帯から
測ったエネルギー差が熱平衡時のフェルミ単位の伝導帯
から測ったエネルギー差とほぼ等しいと１做せる場合、
上述のＳＤＤはＬＤＤと同等の電界緩和効果があること
と言える。
、フェルミレベル１８は電子の濃度を示す直線１１と浅
いドナー（１０１のオーダー）を用いた場合の正電荷の
濃度を示す曲線１２との交点のＸ座標として求まる。同
じフェルミレベル１８は、本発明のＭＯＳトランジスタ
のＳＤＤの場合、同じ電子濃度直線１１とやや深いドナ
ーを１０２０のオーダーでドープした場合に実現できる
ことが同図より分かる。即ち、デバイスオン状態におけ
るドレイン端部における電子の擬フエルミの伝導帯から
測ったエネルギー差が熱平衡時のフェルミ単位の伝導帯
から測ったエネルギー差とほぼ等しいと１做せる場合、
上述のＳＤＤはＬＤＤと同等の電界緩和効果があること
と言える。
デバイスオフ状態への遷移（Ｖ ｏ ＝ Ｖヵ→ＯＶ）
では、電子の擬フエルミは伝導帯から下へ離れようとす
る。ＬＤＤの場合、イオン密度が低く、かつ、第３図の
浅いドナーを用いた場合の正電荷の濃度を示す曲線１２
のように、正電荷の擬フエルミ依存性はフェルミレベル
より深い側ではほとんどないので、容易に空乏化される
が、本発明のＭＯＳトランジスタのＳＤＤでは、もし擬
フエルミレベルが下へ離れることができるとすると、第
３図のやや潔いドナーを用いた場合の正電荷の濃度を示
す曲線１３のように不純物はもともとイオン化率が低い
ため擬フエルミレベルの低下によって電子を放出し、か
つそのレートはｅＸｐ （ΔＥ／ｋＴ）の依存性（ΔＥ
は擬フエルミレベルの低下量）でもって急激に増大し、
それしこ伴ってバンドは大きな曲率で上へ曲がるという
ことになり、チャネル部との電界の接続がうまく行かな
くなることからもわかるように矛盾を含む。即ち、この
ような擬フエルミレベルの低下は起こらず、熱平衡時の
フェルミレベル１８とほば同じ所にクランプされること
になり、本発明のＭＯ８＋−ランジスタのＳＤＤ領域で
はコンダクタンスはほぼ一定となる。従って、ＳＤＤ領
域はデバイスオフ時にはドレインの電位とある一定（第
３図では約０．１Ｖ）の電位に固定され、ドレインの一
部のように機能することになる。
では、電子の擬フエルミは伝導帯から下へ離れようとす
る。ＬＤＤの場合、イオン密度が低く、かつ、第３図の
浅いドナーを用いた場合の正電荷の濃度を示す曲線１２
のように、正電荷の擬フエルミ依存性はフェルミレベル
より深い側ではほとんどないので、容易に空乏化される
が、本発明のＭＯＳトランジスタのＳＤＤでは、もし擬
フエルミレベルが下へ離れることができるとすると、第
３図のやや潔いドナーを用いた場合の正電荷の濃度を示
す曲線１３のように不純物はもともとイオン化率が低い
ため擬フエルミレベルの低下によって電子を放出し、か
つそのレートはｅＸｐ （ΔＥ／ｋＴ）の依存性（ΔＥ
は擬フエルミレベルの低下量）でもって急激に増大し、
それしこ伴ってバンドは大きな曲率で上へ曲がるという
ことになり、チャネル部との電界の接続がうまく行かな
くなることからもわかるように矛盾を含む。即ち、この
ような擬フエルミレベルの低下は起こらず、熱平衡時の
フェルミレベル１８とほば同じ所にクランプされること
になり、本発明のＭＯ８＋−ランジスタのＳＤＤ領域で
はコンダクタンスはほぼ一定となる。従って、ＳＤＤ領
域はデバイスオフ時にはドレインの電位とある一定（第
３図では約０．１Ｖ）の電位に固定され、ドレインの一
部のように機能することになる。
一方、アキュムレーション側では、第３図の浅いドナー
を用いた場合の正電荷の濃度１２とやや深いドナーを用
いた場合の正電荷の濃度１３がほぼ重なっていることか
らも分かるように、本発明のＭＯＳトランジスタのＳＤ
ＤはＬＤＤと同様にコンダクタンスが上昇することにな
る。従って、ＳＤＤ領域のうち、ソース側のゲート電極
の真下に当たる部分はコンダクタンスはＬＤＤと同様に
大きい。ＬＤＤでは、ソース側のゲート電極の真下にな
い部分（いわゆるオフセットの部分）の真上にあるサイ
ドウオールとＳｉ基板との界面の特性が悪いと特にトラ
ンスファーゲートにおいて、発生した界面準位の電荷の
影響でキャリアが空乏化し、大きな直列抵抗成分として
デバイス特性を下げるが、本発明のＭＯＳトランジスタ
のＳＤＤでは僅かな擬フエルミレベルの変化で界面準位
の電荷を相殺できるので、この部分のコンダクタンスは
界面準位の影響をほとんど受けることがないのも、本発
明のＭＯＳトランジスタの特徴である。
を用いた場合の正電荷の濃度１２とやや深いドナーを用
いた場合の正電荷の濃度１３がほぼ重なっていることか
らも分かるように、本発明のＭＯＳトランジスタのＳＤ
ＤはＬＤＤと同様にコンダクタンスが上昇することにな
る。従って、ＳＤＤ領域のうち、ソース側のゲート電極
の真下に当たる部分はコンダクタンスはＬＤＤと同様に
大きい。ＬＤＤでは、ソース側のゲート電極の真下にな
い部分（いわゆるオフセットの部分）の真上にあるサイ
ドウオールとＳｉ基板との界面の特性が悪いと特にトラ
ンスファーゲートにおいて、発生した界面準位の電荷の
影響でキャリアが空乏化し、大きな直列抵抗成分として
デバイス特性を下げるが、本発明のＭＯＳトランジスタ
のＳＤＤでは僅かな擬フエルミレベルの変化で界面準位
の電荷を相殺できるので、この部分のコンダクタンスは
界面準位の影響をほとんど受けることがないのも、本発
明のＭＯＳトランジスタの特徴である。
本発明のＭＯＳトランジスタの製造方法は、ＬＤＤ領域
を形成する代りにやや深い不純物を、しかも１０２０の
オーダーの体密度（ｃｍ”−３）でイオン注入するので
、この時点で表面はすでにアモルファス化しており、サ
イドウオール形成後のアモルファス化のためのＳｉイオ
ン注入なしに充分浅い接合を形成することが可能であり
、Ｓｉイオン注入工程を省くことが出来る分だけ全製造
工程を簡略化することができる利点がある。
を形成する代りにやや深い不純物を、しかも１０２０の
オーダーの体密度（ｃｍ”−３）でイオン注入するので
、この時点で表面はすでにアモルファス化しており、サ
イドウオール形成後のアモルファス化のためのＳｉイオ
ン注入なしに充分浅い接合を形成することが可能であり
、Ｓｉイオン注入工程を省くことが出来る分だけ全製造
工程を簡略化することができる利点がある。
次に、本発明の実施例について説明する。
第１図は本発明のＭＯＳトランジスタの実施例の断面図
、第２図（ａ）〜（Ｃ）は本発明のＭＯ８＋−ランジス
タの製造方法を説明するための工程順に示した断面図で
ある。
、第２図（ａ）〜（Ｃ）は本発明のＭＯ８＋−ランジス
タの製造方法を説明するための工程順に示した断面図で
ある。
まず、第２図（ａ）に示すように、Ｓｉ基板１の表面を
９５０℃でドライ熱酸化し、約１０ｎｍのゲート酸化膜
４を全面に形成する。次に、ＣＶＤ法によりノンドープ
ポリシリコンを約３００ｎｍの厚さに全面形成する。次
に、ポジ型レジストを約１μｍの厚さに塗布し、リソグ
ラフィ法によってパターニングしてゲート電極５を形成
する。次に、このレジストを残したまま、ゲート電極５
をマスクにしてＴｅをドーズ量Ｉ Ｘ １０ ”ｃｍ−
’、加速エネルギー７０ｋｅＶでイオン注入し、ＳＤＤ
領域９を形成する。次にレジストを７ツシング法によっ
て除去し、ＣＶＤ酸化膜１０を約１５０ｎｍの厚さに形
成する。
９５０℃でドライ熱酸化し、約１０ｎｍのゲート酸化膜
４を全面に形成する。次に、ＣＶＤ法によりノンドープ
ポリシリコンを約３００ｎｍの厚さに全面形成する。次
に、ポジ型レジストを約１μｍの厚さに塗布し、リソグ
ラフィ法によってパターニングしてゲート電極５を形成
する。次に、このレジストを残したまま、ゲート電極５
をマスクにしてＴｅをドーズ量Ｉ Ｘ １０ ”ｃｍ−
’、加速エネルギー７０ｋｅＶでイオン注入し、ＳＤＤ
領域９を形成する。次にレジストを７ツシング法によっ
て除去し、ＣＶＤ酸化膜１０を約１５０ｎｍの厚さに形
成する。
次に、第２図（ｂ）に示すように、異方性エツチング法
によりエッチバックし、サイドウオール６を形成する。
によりエッチバックし、サイドウオール６を形成する。
この時点で上記の高濃度Ｔｅのイオン注入によって表面
はアモルファス化しているので、Ｓｉイオン注入を省略
できる。次に、Ａｓをドーズ量Ｉ Ｘ １０１５ｃｍ−
”、加速エネルギー７０ｋｅＶでイオン注入する。
はアモルファス化しているので、Ｓｉイオン注入を省略
できる。次に、Ａｓをドーズ量Ｉ Ｘ １０１５ｃｍ−
”、加速エネルギー７０ｋｅＶでイオン注入する。
次に、第２図（ｃ）に示すように、層間絶縁膜７を３０
０ｎｍの厚さに堆積し、ＲＴＡプロセスにより９２０℃
、１０秒のアニールを行い不純物を活性化する。
０ｎｍの厚さに堆積し、ＲＴＡプロセスにより９２０℃
、１０秒のアニールを行い不純物を活性化する。
最後に、リソグラフィ法とＲＩＥ法によってコンタクト
ホールを形成し、配線金属層８を堆積した後、パターニ
ングし、第１図に示すＭＯＳトランジスタを完成させる
。上記実施例では、ＳＤＤ領域９中の不純物としてＴｅ
を用いたが、ｎ型不純物としては、エネルギーレベルが
Ｔｅより深くなるが、Ｓ、０等でも良い。また、ｐ型不
純物としては、Ｂｅ、Ｉｎ等を用いる。
ホールを形成し、配線金属層８を堆積した後、パターニ
ングし、第１図に示すＭＯＳトランジスタを完成させる
。上記実施例では、ＳＤＤ領域９中の不純物としてＴｅ
を用いたが、ｎ型不純物としては、エネルギーレベルが
Ｔｅより深くなるが、Ｓ、０等でも良い。また、ｐ型不
純物としては、Ｂｅ、Ｉｎ等を用いる。
上記実施例の説明ではｎ型のＭＯＳトランジスタのみを
扱ったが、現象はｐ型のＭＯＳトランジスタにも当ては
まり、本発明はｐ型のＭＯＳトランジスタにも適用でき
ることは明らかである。
扱ったが、現象はｐ型のＭＯＳトランジスタにも当ては
まり、本発明はｐ型のＭＯＳトランジスタにも適用でき
ることは明らかである。
本発明のＭＯＳトランジスタは、従来のＬＤＤ−ＭＯＳ
トランジスタと同様の電界緩和効果を有すると同時に、
従来のＬＤＤ−ＭＯＳ トランジスタの欠点であった界
面準位に対するコンダクタンスの感度、いわゆる特有の
劣化モードを解決し、かつコンダクタンスが擬フエルミ
レベルのタランビングによっである一定値より低くなる
のを防止しており、サブミクロントランジスタの高速化
と高密度化が実現できるという効果を有するものである
。
トランジスタと同様の電界緩和効果を有すると同時に、
従来のＬＤＤ−ＭＯＳ トランジスタの欠点であった界
面準位に対するコンダクタンスの感度、いわゆる特有の
劣化モードを解決し、かつコンダクタンスが擬フエルミ
レベルのタランビングによっである一定値より低くなる
のを防止しており、サブミクロントランジスタの高速化
と高密度化が実現できるという効果を有するものである
。
また、本発明の製造方法は、ＳＤＤ領域を形成する際に
表面のアモルファス化を同時に実行することができ、本
発明のＭＯ８＋−ランジスタを容易に形成できると同時
に、浅いソース・ドレイン形成を簡単化することができ
るという効果を有する。
表面のアモルファス化を同時に実行することができ、本
発明のＭＯ８＋−ランジスタを容易に形成できると同時
に、浅いソース・ドレイン形成を簡単化することができ
るという効果を有する。
第１図は本発明のＭＯ３＋−ランジスタの一実施例の断
面図、第２図（’ａ）〜（ｃ）は本発明のＭＯＳトラン
ジスタの製造方法の一実施例を説明するための工程順に
示した断面図、第３図は電子濃度。 正孔濃度、および正電荷の濃度のフェルミレベルの位置
依存性を示すグラフ、第４図は従来のＬＤＤ−ＭＯＳト
ランジスタの一例の断面図、第５図（ａ）〜（ｃ）は従
来のＬＤＤ−ＭＯＳ トランジスタの製造方法を説明す
るための工程順に示した断面図である。 １・・・・・・シリコン基板、２・・・・・・ソース・
ドレイン領域、３・・・・・・ＬＤＤ領域、４・・・・
・・ゲート酸化膜、５・・・・・・ゲート電極、６・・
・・・・サイドウオール、７・・・・・・層間絶縁膜、
８・・・・・・配線、９・・・・・・やや深い不純物を
ドープされたドレイン領域、１０・・・・・・ＣＶＤ酸
化膜、１１・・・・・・電子濃度、１２・・・・・・浅
いドナーを用いた場合の正電荷の濃度、１３・・・・・
・やや深いドナーを用いた場合の正電荷の濃度、１４・
・・・・・正孔濃ｉ、１５・・・・・・アモルファス層
、１６・・・・・・浅いドナーレベル、１７・・・・・
・やや深いドナーのレベル、１８・・・・・・フェルミ
レベル。
面図、第２図（’ａ）〜（ｃ）は本発明のＭＯＳトラン
ジスタの製造方法の一実施例を説明するための工程順に
示した断面図、第３図は電子濃度。 正孔濃度、および正電荷の濃度のフェルミレベルの位置
依存性を示すグラフ、第４図は従来のＬＤＤ−ＭＯＳト
ランジスタの一例の断面図、第５図（ａ）〜（ｃ）は従
来のＬＤＤ−ＭＯＳ トランジスタの製造方法を説明す
るための工程順に示した断面図である。 １・・・・・・シリコン基板、２・・・・・・ソース・
ドレイン領域、３・・・・・・ＬＤＤ領域、４・・・・
・・ゲート酸化膜、５・・・・・・ゲート電極、６・・
・・・・サイドウオール、７・・・・・・層間絶縁膜、
８・・・・・・配線、９・・・・・・やや深い不純物を
ドープされたドレイン領域、１０・・・・・・ＣＶＤ酸
化膜、１１・・・・・・電子濃度、１２・・・・・・浅
いドナーを用いた場合の正電荷の濃度、１３・・・・・
・やや深いドナーを用いた場合の正電荷の濃度、１４・
・・・・・正孔濃ｉ、１５・・・・・・アモルファス層
、１６・・・・・・浅いドナーレベル、１７・・・・・
・やや深いドナーのレベル、１８・・・・・・フェルミ
レベル。
Claims (2)
- （１）Ｓｉ基板に設けられたソース・ドレイン領域と、
前記ソース・ドレイン領域の間の前記Ｓｉ基板表面に設
けられたゲート酸化膜と、前記ゲート酸化膜上に設けら
れたゲート電極とを有するＭＯＳトランジスタにおいて
、前記ドレイン領域のソース領域側の端部および前記ソ
ース領域のドレイン領域側の端部に、前記ソース・ドレ
イン領域を構成する不純物と同じ型であり、かつ前記ソ
ース・ドレイン領域を構成する不純物のエネルギーレベ
ルより深いエネルギーレベルを有する不純物をドープし
た領域を有することを特徴とするＭＯＳトランジスタ。 - （２）Ｓｉ基板上にゲート酸化膜を形成し、ゲート金属
膜を形成し、リソグラフィ技術によって前記ゲート金属
膜をパターニングしてゲート電極を形成し、前記ゲート
電極をマスクにしてソース・ドレイン領域を決定するセ
ルフアライン方式のＭＯＳトランジスタの製造方法にお
いて、前記ゲート金属膜のパターニング後に、のちにソ
ース・ドレイン領域を形成するために用いられる第一の
不純物と同じ型であり、かつ前記第一の不純物のエネル
ギーレベルより深いエネルギーレベルを有する第二の不
純物をイオン注入法によって前記Ｓｉ基板の表面より注
入し、次にＳｉ酸化膜を堆積した後に方向性エッチング
法によって全面エッチバックすることによって前記ゲー
ト電極の側面に前記Ｓｉ酸化膜のサイドウォールを形成
し、次に前記ゲート電極および前記サイドウォールをマ
スクとして前記第一の不純物をイオン注入し、層間絶縁
膜を形成したのちに短時間アニール法によって前記第一
の不純物および前記第二の不純物を活性化する工程を含
むことを特徴とするＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167557A JP2500689B2 (ja) | 1989-06-28 | 1989-06-28 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167557A JP2500689B2 (ja) | 1989-06-28 | 1989-06-28 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330477A true JPH0330477A (ja) | 1991-02-08 |
| JP2500689B2 JP2500689B2 (ja) | 1996-05-29 |
Family
ID=15851934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167557A Expired - Lifetime JP2500689B2 (ja) | 1989-06-28 | 1989-06-28 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500689B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102148254A (zh) * | 2011-01-21 | 2011-08-10 | 北京大学 | 深能级杂质电离碰撞晶体管 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433970A (en) * | 1987-07-29 | 1989-02-03 | Fujitsu Ltd | Field effect semiconductor device |
| JPH01207928A (ja) * | 1988-02-16 | 1989-08-21 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-06-28 JP JP1167557A patent/JP2500689B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433970A (en) * | 1987-07-29 | 1989-02-03 | Fujitsu Ltd | Field effect semiconductor device |
| JPH01207928A (ja) * | 1988-02-16 | 1989-08-21 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102148254A (zh) * | 2011-01-21 | 2011-08-10 | 北京大学 | 深能级杂质电离碰撞晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2500689B2 (ja) | 1996-05-29 |
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