JPH0330510A - デジタル時分割多重積分回路 - Google Patents
デジタル時分割多重積分回路Info
- Publication number
- JPH0330510A JPH0330510A JP1165057A JP16505789A JPH0330510A JP H0330510 A JPH0330510 A JP H0330510A JP 1165057 A JP1165057 A JP 1165057A JP 16505789 A JP16505789 A JP 16505789A JP H0330510 A JPH0330510 A JP H0330510A
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- Japan
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- circuit
- output
- time
- timing
- arithmetic
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Links
- 230000010354 integration Effects 0.000 title description 12
- 239000000872 buffer Substances 0.000 abstract description 4
- CNQCVBJFEGMYDW-UHFFFAOYSA-N lawrencium atom Chemical compound [Lr] CNQCVBJFEGMYDW-UHFFFAOYSA-N 0.000 abstract 1
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、デジタル時分割多重積分回路に関し、特に、
１つの回路で複数の信号を扱うことのできるデジタル時
分割多重積分回路に関する。
１つの回路で複数の信号を扱うことのできるデジタル時
分割多重積分回路に関する。
［従来の技術］
従来のこの種の多重積分回路は、ＲＣアナログ回路を用
いて積分したり、カウンタ回路を用いて積分したりして
いた。かかるＲＣアナログ回路又はカウンタ回路は、１
つの信号に対し１つの回路を対応させて設けなければな
らず、従って、複数の信号に対しては、複数の同じ回路
が必要となっていた。
いて積分したり、カウンタ回路を用いて積分したりして
いた。かかるＲＣアナログ回路又はカウンタ回路は、１
つの信号に対し１つの回路を対応させて設けなければな
らず、従って、複数の信号に対しては、複数の同じ回路
が必要となっていた。
［発明が解決しようとする課題］
上述した従来の多重積分回路は、１つの信号に対し１つ
のＲＣアナログ回路又はカウンタ回路を用いて積分する
必要があったため、多数の信号を処理する場合同じ回路
を信号数分持たねばならず、信号数が増えるほど、回路
数も増えてしまうという欠点があった。
のＲＣアナログ回路又はカウンタ回路を用いて積分する
必要があったため、多数の信号を処理する場合同じ回路
を信号数分持たねばならず、信号数が増えるほど、回路
数も増えてしまうという欠点があった。
［課組を解決するための手ｌｌ］
本発明の目的は、上述した従来技術の課題を解決し、１
つの回路で複数の信号を積分処理することができるデジ
タル時分割多重積分回路を提供することである。
つの回路で複数の信号を積分処理することができるデジ
タル時分割多重積分回路を提供することである。
本発明のデジタル時分割多重積分回路は、時分割多重さ
れて入力される入力信号を同期化する同期回路と、入力
信号のタイムスロットに対応するアドレスを発生するア
ドレス成虫回路と、入力信号がアクティブである間、設
定しなピッ１−分そのタイムスロットで加算し続け、設
定した最大値に到達した後は入力信号がアクティブであ
るかぎりその値を保持し、入力信号がインアクティブに
なると設定した最小値になるまで、そのタイムスロット
で減算し続ける演算回路と、加算して最大値になってか
ら、減算して最小値になるまで出力信号をアクティブに
する回路と、演算回路からの演算結果をその入力信号の
タイムスロットに対応するアドレスに格納する記１！回
路と、演算回路からの演算結果を安定して記憶回路に書
込むため記憶回路に格納されていた前値を保持するラッ
チ回路と、演算回路からの演算結果を記憶回路上で積分
し、その結果を時分割多重に、又は任意に指定されたタ
イミングで出力する回路とを含んで構成されていること
を特徴とする。
れて入力される入力信号を同期化する同期回路と、入力
信号のタイムスロットに対応するアドレスを発生するア
ドレス成虫回路と、入力信号がアクティブである間、設
定しなピッ１−分そのタイムスロットで加算し続け、設
定した最大値に到達した後は入力信号がアクティブであ
るかぎりその値を保持し、入力信号がインアクティブに
なると設定した最小値になるまで、そのタイムスロット
で減算し続ける演算回路と、加算して最大値になってか
ら、減算して最小値になるまで出力信号をアクティブに
する回路と、演算回路からの演算結果をその入力信号の
タイムスロットに対応するアドレスに格納する記１！回
路と、演算回路からの演算結果を安定して記憶回路に書
込むため記憶回路に格納されていた前値を保持するラッ
チ回路と、演算回路からの演算結果を記憶回路上で積分
し、その結果を時分割多重に、又は任意に指定されたタ
イミングで出力する回路とを含んで構成されていること
を特徴とする。
［実施例］
第１図は、本発明に係るデジタル時分割多重積分回路を
チャタ吸収回路として用いた一実施例の回路図である。
チャタ吸収回路として用いた一実施例の回路図である。
タイミング出力回路１０１は、タイムスロットに同期し
たデータのサンプリングのタイミング或いはメモリ書込
みのタイミングを出力する。入力端子１１７に入力され
る入力信号は、同期回路１１６によって、同期化（サン
プリング化）される。
たデータのサンプリングのタイミング或いはメモリ書込
みのタイミングを出力する。入力端子１１７に入力され
る入力信号は、同期回路１１６によって、同期化（サン
プリング化）される。
入力端子１１７に′１″が入力されると、ＡＮＤゲート
１０６によりＮＡＮＤゲート１０４の出力が選択される
。ＮＡＮＤゲート１０４は、Ｑ。
１０６によりＮＡＮＤゲート１０４の出力が選択される
。ＮＡＮＤゲート１０４は、Ｑ。
＝Ｑ、＝１でなければその出力は′１”となるのでＱ。
＝Ｑ １＝１となるまで演算器１０３はＱ。、Ｑｌの値
に“１”を加算する。この加算値Ｓ。、Ｓｌは、３ステ
ートゲート付バツフア１１１及び１１２を介して、タイ
ミング出力口１１０１のＲ信号で指定されるタイミング
でメモリ１１５に書込まれる。メモリに書込む間、その
値が変化しないように、メモリ１１５に格納されていた
前値をタイミング出力回路１０１の０で指定されるタイ
ミングでラッチ回８１０２に保持する。Ｑｏ、Ｑｌの値
が加算されていきＱｏ＝Ｑｌ＝１に達しなとき、出力端
子１１８の出力は“１”となりＮＡＮＤゲート１０４の
出力が′０″となる。これにより、演算ｆｉ１０３は加
算動作を停止し、以後入力端子１１７に１“が入力され
るがぎり、Ｑ。
に“１”を加算する。この加算値Ｓ。、Ｓｌは、３ステ
ートゲート付バツフア１１１及び１１２を介して、タイ
ミング出力口１１０１のＲ信号で指定されるタイミング
でメモリ１１５に書込まれる。メモリに書込む間、その
値が変化しないように、メモリ１１５に格納されていた
前値をタイミング出力回路１０１の０で指定されるタイ
ミングでラッチ回８１０２に保持する。Ｑｏ、Ｑｌの値
が加算されていきＱｏ＝Ｑｌ＝１に達しなとき、出力端
子１１８の出力は“１”となりＮＡＮＤゲート１０４の
出力が′０″となる。これにより、演算ｆｉ１０３は加
算動作を停止し、以後入力端子１１７に１“が入力され
るがぎり、Ｑ。
＝Ｑ、＝１で、出力端子１１８の出力は“１″のままと
なる。
なる。
次に、入力端子１１７に′０″が入力されるとＡＮＤゲ
ート１０７ ニよりＮＡＮＤゲート１０５の出力が選択
される。ＮＡＮＤゲート１０５の出力はＱｏ＝Ｑ、＝０
でなければ“１″となるので演算器１０３はＱｏ、Ｑｌ
の値から１を減算する。
ート１０７ ニよりＮＡＮＤゲート１０５の出力が選択
される。ＮＡＮＤゲート１０５の出力はＱｏ＝Ｑ、＝０
でなければ“１″となるので演算器１０３はＱｏ、Ｑｌ
の値から１を減算する。
演算器の出力Ｓ Ｓ は加算時と同様にメモリ０ゝ
１ １１５に書込まれ、演ｘａはＱｏ＝Ｑ１＝ｏとなるまで
減算をつづける。
１ １１５に書込まれ、演ｘａはＱｏ＝Ｑ１＝ｏとなるまで
減算をつづける。
尚、１０９はＡＮＤゲートであり、１０８及び１１０は
ＯＲゲートであり、１１３は３ステートゲート付バツフ
アである。
ＯＲゲートであり、１１３は３ステートゲート付バツフ
アである。
以上の動作により、ある特定のタイムスロットを取出し
てみたとき、第２図に示すように、入力端子１１７から
入力した信号の積分結果が出力端子１１８から出力され
る。尚、入力信号Ｂは、第１図の同期回路１１６の出力
である。Ｒ″”Ｏ”は、第１図のタイミング出力回路１
０１の出力であり、Ｓ Ｓ は同じく演算器１０３の
０゛１ 出力であり、Ｑｏ、Ｑｌは同じくラッチ回路１０２の出
力であり、出力信号は°出力端子１１８に現れる信号で
ある。
てみたとき、第２図に示すように、入力端子１１７から
入力した信号の積分結果が出力端子１１８から出力され
る。尚、入力信号Ｂは、第１図の同期回路１１６の出力
である。Ｒ″”Ｏ”は、第１図のタイミング出力回路１
０１の出力であり、Ｓ Ｓ は同じく演算器１０３の
０゛１ 出力であり、Ｑｏ、Ｑｌは同じくラッチ回路１０２の出
力であり、出力信号は°出力端子１１８に現れる信号で
ある。
また、第３図に示すように、時間軸上で見ると入力端子
１１７の入力信号及び出力端子１１８の出力信号は、ｎ
個のタイムスロットに時分割多重されている。アドレス
成生回路１１４は、それぞれのタイムスロッ１〜に対応
するアドレスを成生じ、それぞれのタイムスロットは独
立に本回路により積分動作を行う。
１１７の入力信号及び出力端子１１８の出力信号は、ｎ
個のタイムスロットに時分割多重されている。アドレス
成生回路１１４は、それぞれのタイムスロッ１〜に対応
するアドレスを成生じ、それぞれのタイムスロットは独
立に本回路により積分動作を行う。
［発明の効果］
以上説明したように、本発明は、１つの回路で時分割多
重で複数の信号を扱うことができハードウェア及び信号
線数を削減できる効果がある。
重で複数の信号を扱うことができハードウェア及び信号
線数を削減できる効果がある。
第１図は、本発明に係るデジタル時分割多重積分回路を
チャタ吸収回路として用いた一実施例の回路図である。 第２図は、ある特定のタイムスロットでみた本回路の動
作を示すタイミングチャートである。 第３図は、第１図の時分割多重積分回路の入力端子の入
力信号Ａと出力端子の出力信号の関係を時間軸上でみた
ときのタイムチャートである。 １０１・・・タイミング出力回路 １０２・・・ラッチ回路 １０３・・・演算器Ｏ４
，１０５・・・ＮＡＮＤゲート ０６．１０７．１０９・・・ＡＮＤゲート０８．１１０
・・・ＯＲゲート １１．１１２．１１３・・・バッファ １４・・・アドレス成生回路 １５・・・メモリ １１６・・・同期回路１７・
・・入力端子 １１８・・・出力端子＄２ 図
チャタ吸収回路として用いた一実施例の回路図である。 第２図は、ある特定のタイムスロットでみた本回路の動
作を示すタイミングチャートである。 第３図は、第１図の時分割多重積分回路の入力端子の入
力信号Ａと出力端子の出力信号の関係を時間軸上でみた
ときのタイムチャートである。 １０１・・・タイミング出力回路 １０２・・・ラッチ回路 １０３・・・演算器Ｏ４
，１０５・・・ＮＡＮＤゲート ０６．１０７．１０９・・・ＡＮＤゲート０８．１１０
・・・ＯＲゲート １１．１１２．１１３・・・バッファ １４・・・アドレス成生回路 １５・・・メモリ １１６・・・同期回路１７・
・・入力端子 １１８・・・出力端子＄２ 図
Claims (1)
- 【特許請求の範囲】 時分割多重されて入力される入力信号を同期化する同期
回路と、 入力信号のタイムスロットに対応するアドレスを発生す
るアドレス成生回路と、 入力信号がアクティブである間、設定したビット分その
タイムスロットで加算し続け、設定した最大値に到達し
た後は入力信号がアクティブであるかぎりその値を保持
し、入力信号がインアクティブになると設定した最小値
になるまで、そのタイムスロットで減算し続ける演算回
路と、 加算して最大値になってから、減算して最小値になるま
で出力信号をアクティブにする回路と、前記演算回路か
らの演算結果をその入力信号のタイムスロットに対応す
るアドレスに格納する記憶回路と、 前記演算回路からの演算結果を安定して前記記憶回路に
書込むため該記憶回路に格納されていた前値を保持する
ラッチ回路と、 前記演算回路からの演算結果を記憶回路上で積分し、そ
の結果を時分割多重に、又は任意に指定されたタイミン
グで出力する回路と、 を含んで構成されていることを特徴とするデジタル時分
割多重積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165057A JPH0720055B2 (ja) | 1989-06-27 | 1989-06-27 | デジタル時分割多重積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165057A JPH0720055B2 (ja) | 1989-06-27 | 1989-06-27 | デジタル時分割多重積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330510A true JPH0330510A (ja) | 1991-02-08 |
| JPH0720055B2 JPH0720055B2 (ja) | 1995-03-06 |
Family
ID=15805029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1165057A Expired - Lifetime JPH0720055B2 (ja) | 1989-06-27 | 1989-06-27 | デジタル時分割多重積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720055B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007076177A (ja) * | 2005-09-14 | 2007-03-29 | Star Seiki Co Ltd | インモールドラベル成形におけるラベル帯電方法 |
-
1989
- 1989-06-27 JP JP1165057A patent/JPH0720055B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007076177A (ja) * | 2005-09-14 | 2007-03-29 | Star Seiki Co Ltd | インモールドラベル成形におけるラベル帯電方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720055B2 (ja) | 1995-03-06 |
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