JPH0720055B2 - デジタル時分割多重積分回路 - Google Patents
デジタル時分割多重積分回路Info
- Publication number
- JPH0720055B2 JPH0720055B2 JP1165057A JP16505789A JPH0720055B2 JP H0720055 B2 JPH0720055 B2 JP H0720055B2 JP 1165057 A JP1165057 A JP 1165057A JP 16505789 A JP16505789 A JP 16505789A JP H0720055 B2 JPH0720055 B2 JP H0720055B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- time division
- value
- arithmetic
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010354 integration Effects 0.000 title description 11
- 239000000872 buffer Substances 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル時分割多重積分回路に関し、特に、
１つの回路で複数の信号を扱うことのできるデジタル時
分割多重積分回路に関する。
１つの回路で複数の信号を扱うことのできるデジタル時
分割多重積分回路に関する。
［従来の技術］ 従来のこの種の多重積分回路は、RCアナログ回路を用い
て積分したり、カウンタ回路を用いて積分したりしてい
た。かかるRCアナログ回路又はカウンタ回路は、１つの
信号に対し１つの回路を対応させて設けなければなら
ず、従って、複数の信号に対しては、複数の同じ回路が
必要となっていた。
て積分したり、カウンタ回路を用いて積分したりしてい
た。かかるRCアナログ回路又はカウンタ回路は、１つの
信号に対し１つの回路を対応させて設けなければなら
ず、従って、複数の信号に対しては、複数の同じ回路が
必要となっていた。
［発明が解決しようとする課題］ 上述した従来の多重積分回路は、１つの信号に対し１つ
のRCアナログ回路又はカウンタ回路を用いて積分する必
要があったため、多数の信号を処理する場合同じ回路を
信号数分持たねばならず、信号数が増えるほど、回路数
も増えてしまうという欠点があった。
のRCアナログ回路又はカウンタ回路を用いて積分する必
要があったため、多数の信号を処理する場合同じ回路を
信号数分持たねばならず、信号数が増えるほど、回路数
も増えてしまうという欠点があった。
［課題を解決するための手段］ 本発明の目的は、上述した従来技術の課題を解決し、１
つの回路で複数の信号を積分処理することができるデジ
タル時分割多重積分回路を提供することである。
つの回路で複数の信号を積分処理することができるデジ
タル時分割多重積分回路を提供することである。
本発明のデジタル時分割多重積分回路は、時分割多重さ
れて入力される入力信号を同期化する同期回路と、入力
信号のタイムスロットに対応するアドレスを発生するア
ドレス成生回路と、入力信号がアクティブである間、設
定したビット分そのタイムスロットで加算し続け、設定
した最大値に到達した後は入力信号がアクティブである
かぎりその値を保持し、入力信号がインアクティブにな
ると設定した最小値になるまで、そのタイムスロットで
減算し続ける演算回路と、加算して最大値になってか
ら、減算して最小値になるまで出力信号をアクティブに
する回路と、演算回路からの演算結果をその入力信号の
タイムスロットに対応するアドレスに格納する記憶回路
と、演算回路からの演算結果を安定して記憶回路に書込
むため記憶回路に格納されていた前値を保持するラッチ
回路と、演算回路からの演算結果を記憶回路上で積分
し、その結果を時分割多重に、又は任意に指定されたタ
イミングで出力する回路とを含んで構成されていること
を特徴とする。
れて入力される入力信号を同期化する同期回路と、入力
信号のタイムスロットに対応するアドレスを発生するア
ドレス成生回路と、入力信号がアクティブである間、設
定したビット分そのタイムスロットで加算し続け、設定
した最大値に到達した後は入力信号がアクティブである
かぎりその値を保持し、入力信号がインアクティブにな
ると設定した最小値になるまで、そのタイムスロットで
減算し続ける演算回路と、加算して最大値になってか
ら、減算して最小値になるまで出力信号をアクティブに
する回路と、演算回路からの演算結果をその入力信号の
タイムスロットに対応するアドレスに格納する記憶回路
と、演算回路からの演算結果を安定して記憶回路に書込
むため記憶回路に格納されていた前値を保持するラッチ
回路と、演算回路からの演算結果を記憶回路上で積分
し、その結果を時分割多重に、又は任意に指定されたタ
イミングで出力する回路とを含んで構成されていること
を特徴とする。
［実施例］ 第１図は、本発明に係るデジタル時分割多重積分回路を
チャタ吸収回路として用いた一実施例の回路図である。
チャタ吸収回路として用いた一実施例の回路図である。
タイミング出力信号101は、タイムスロットに同期した
データのサンプリングのタイミング或いはメモリ書込み
のタイミングを出力する。入力端子117に入力される入
力信号は、同期回路116によって、同期化（サンプリン
グ化）される。
データのサンプリングのタイミング或いはメモリ書込み
のタイミングを出力する。入力端子117に入力される入
力信号は、同期回路116によって、同期化（サンプリン
グ化）される。
入力端子117に“1"が入力されると、ANDゲート106によ
りNANDゲート104の出力が選択される。NANDゲート104
は、Q0＝Q1＝１でなければその出力は“1"となるのでQ0
＝Q1＝１となるまで演算器103はQ0、Q1の値に“1"を加
算する。この加算器S0、S1は、３ステートゲート付バッ
ファ111及び112を介して、タイミング出力回路101のＲ
信号で指定されるタイミングでメモリ115に書込まれ
る。メモリに書込む間、その値が変化しないように、メ
モリ115に格納されていた前値をタイミング出力回路101
の０で指定されるタイミングでラッチ回路102に保持す
る。Q0、Q1の値が加算されていきQ0＝Q1＝１に達したと
き、出力端子118の出力は“1"となりNANDゲート104の出
力が“0"となる。これにより、演算器103は加算動作を
停止し、以後入力端子117に“1"が入力されるかぎり、Q
0＝Q1＝１で、出力端子118の出力は“1"のままとなる。
りNANDゲート104の出力が選択される。NANDゲート104
は、Q0＝Q1＝１でなければその出力は“1"となるのでQ0
＝Q1＝１となるまで演算器103はQ0、Q1の値に“1"を加
算する。この加算器S0、S1は、３ステートゲート付バッ
ファ111及び112を介して、タイミング出力回路101のＲ
信号で指定されるタイミングでメモリ115に書込まれ
る。メモリに書込む間、その値が変化しないように、メ
モリ115に格納されていた前値をタイミング出力回路101
の０で指定されるタイミングでラッチ回路102に保持す
る。Q0、Q1の値が加算されていきQ0＝Q1＝１に達したと
き、出力端子118の出力は“1"となりNANDゲート104の出
力が“0"となる。これにより、演算器103は加算動作を
停止し、以後入力端子117に“1"が入力されるかぎり、Q
0＝Q1＝１で、出力端子118の出力は“1"のままとなる。
次に、入力端子117に“0"が入力されるとANDゲート107
によりNANDゲート105の出力が選択される。NANDゲート1
05の出力はQ0＝Q1＝１でなければ“1"となるので演算器
103はQ0、Q1の値から１を減算する。演算器の出力S0、S
1は加算時と同様にメモリ115に書込まれ、演算器はQ0＝
Q1＝１となるまで減算をつづける。
によりNANDゲート105の出力が選択される。NANDゲート1
05の出力はQ0＝Q1＝１でなければ“1"となるので演算器
103はQ0、Q1の値から１を減算する。演算器の出力S0、S
1は加算時と同様にメモリ115に書込まれ、演算器はQ0＝
Q1＝１となるまで減算をつづける。
尚、109はANDゲートであり、108及び110はORゲートであ
り、113は３ステートゲート付バッファである。
り、113は３ステートゲート付バッファである。
以上の動作により、ある特定のタイムスロットを取出し
てみたとき、第２図に示すように、入力端子117から入
力した信号の積分結果が出力端子118から出力される。
尚、入力信号Ｂは、第１図の同期回路116の出力であ
る。“R"、“0"は、第１図のタイミング出力回路101の
出力であり、S0、S1は同じく減算器103の出力であり、Q
0、Q1は同じくラッチ回路102の出力であり、出力信号は
出力端子118に現れる信号である。
てみたとき、第２図に示すように、入力端子117から入
力した信号の積分結果が出力端子118から出力される。
尚、入力信号Ｂは、第１図の同期回路116の出力であ
る。“R"、“0"は、第１図のタイミング出力回路101の
出力であり、S0、S1は同じく減算器103の出力であり、Q
0、Q1は同じくラッチ回路102の出力であり、出力信号は
出力端子118に現れる信号である。
また、第３図に示すように、時間軸上で見ると入力端子
117の入力信号及び出力端子118の出力信号は、ｎ個のタ
イムスロットに時分割多重されている。アドレス成生回
路114は、それぞれのタイムスロットに対応するアドレ
スを成生し、それぞれのタイムスロットは独立に本回路
により積分動作を行う。
117の入力信号及び出力端子118の出力信号は、ｎ個のタ
イムスロットに時分割多重されている。アドレス成生回
路114は、それぞれのタイムスロットに対応するアドレ
スを成生し、それぞれのタイムスロットは独立に本回路
により積分動作を行う。
［発明の効果］ 以上説明したように、本発明は、１つの回路で時分割多
重で複数の信号を扱うことができハードウェア及び信号
線数を削減できる効果がある。
重で複数の信号を扱うことができハードウェア及び信号
線数を削減できる効果がある。
第１図は、本発明に係るデジタル時分割多重積分回路を
チャタ吸収回路として用いた一実施例の回路図である。 第２図は、ある特定のタイムスロットでみた本回路の動
作を示すタイミングチャートである。 第３図は、第１図の時分割多重積分回路の入力端子の入
力信号Ａと出力端子の出力信号の関係を時間軸上でみた
ときのタイムチャートである。 101……タイミング出力回路 102……ラッチ回路、103……演算器 104、105……NANDゲート 106、107、109……ANDゲート 108、110……ORゲート 111、112、113……バッファ 114……アドレス成生回路 115……メモリ、116……同期回路 117……入力端子、118……出力端子
チャタ吸収回路として用いた一実施例の回路図である。 第２図は、ある特定のタイムスロットでみた本回路の動
作を示すタイミングチャートである。 第３図は、第１図の時分割多重積分回路の入力端子の入
力信号Ａと出力端子の出力信号の関係を時間軸上でみた
ときのタイムチャートである。 101……タイミング出力回路 102……ラッチ回路、103……演算器 104、105……NANDゲート 106、107、109……ANDゲート 108、110……ORゲート 111、112、113……バッファ 114……アドレス成生回路 115……メモリ、116……同期回路 117……入力端子、118……出力端子
Claims (1)
- 【請求項１】時分割多重されて入力される入力信号を同
期化する同期回路と、 入力信号のタイムスロットに対応するアドレスを発生す
るアドレス成生回路と、 入力信号がアクティブである間、設定したビット分その
タイムスロットで加算し続け、設定した最大値に到達し
た後は入力信号がアクティブであるかぎりその値を保持
し、入力信号がインアクティブになると設定した最小値
になるまで、そのタイムスロットで減算し続ける演算回
路と、 加算して最大値になってから、減算して最小値になるま
で出力信号をアクティブにする回路と、 前記演算回路からの演算結果をその入力信号のタイムス
ロットに対応するアドレスに格納する記憶回路と、 前記演算回路からの演算結果を安定して前記記憶回路に
書込むため該記憶回路に格納されていた前値を保持する
ラッチ回路と、 前記演算回路からの演算結果を記憶回路上で積分し、そ
の結果を時分割多重に、又は任意に指定されたタイミン
グで出力する回路と、 を含んで構成されていることを特徴とするデジタル時分
割多重積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165057A JPH0720055B2 (ja) | 1989-06-27 | 1989-06-27 | デジタル時分割多重積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1165057A JPH0720055B2 (ja) | 1989-06-27 | 1989-06-27 | デジタル時分割多重積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330510A JPH0330510A (ja) | 1991-02-08 |
| JPH0720055B2 true JPH0720055B2 (ja) | 1995-03-06 |
Family
ID=15805029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1165057A Expired - Lifetime JPH0720055B2 (ja) | 1989-06-27 | 1989-06-27 | デジタル時分割多重積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720055B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4780760B2 (ja) * | 2005-09-14 | 2011-09-28 | 株式会社スター精機 | インモールドラベル成形におけるラベル帯電方法 |
-
1989
- 1989-06-27 JP JP1165057A patent/JPH0720055B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330510A (ja) | 1991-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5596540A (en) | Serial to parallel and parallel to serial architecture for a RAM based FIFO memory | |
| US6134155A (en) | Synchronized circuit for coordinating address pointers across clock domains | |
| EP0493138B1 (en) | Memory circuit | |
| JPH0720055B2 (ja) | デジタル時分割多重積分回路 | |
| JP2709356B2 (ja) | 画像処理方法 | |
| JPH0744537B2 (ja) | ディジタル信号時間差補正回路 | |
| KR950006055B1 (ko) | 영상 기억장치 | |
| KR0124771Y1 (ko) | 병렬 데이타 선입 선출 장치 | |
| JPH0750856B2 (ja) | 遅延回路 | |
| RU1836687C (ru) | Устройство дл разделени во времени запросов на запись и чтение данных | |
| EP1459291A1 (en) | Digital line delay using a single port memory | |
| KR940004480Y1 (ko) | 채널 분할에 따른 동기 부가 장치 | |
| JP2946863B2 (ja) | パリティ計数回路 | |
| JPH0548556A (ja) | データ挿入回路 | |
| JPH0772876B2 (ja) | メモリ制御回路 | |
| JPS5970332A (ja) | ジツタ付加回路 | |
| JPH02114323A (ja) | 速度変換機能付き記憶装置 | |
| JPH0563830B2 (ja) | ||
| JPH0312733A (ja) | 記憶装置 | |
| JPS63310298A (ja) | タイムスロット入替え装置 | |
| JPH03191693A (ja) | ワード多重時間スイッチ | |
| JPH02284271A (ja) | 画像メモリ | |
| JPH11338854A (ja) | 同期積算回路 | |
| JPH0546579B2 (ja) | ||
| JPH09219089A (ja) | シフトレジスタ |