JPS6337979B2 - - Google Patents
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- JPS6337979B2 JPS6337979B2 JP14983379A JP14983379A JPS6337979B2 JP S6337979 B2 JPS6337979 B2 JP S6337979B2 JP 14983379 A JP14983379 A JP 14983379A JP 14983379 A JP14983379 A JP 14983379A JP S6337979 B2 JPS6337979 B2 JP S6337979B2
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- JP
- Japan
- Prior art keywords
- transistor
- input
- collector
- whose
- input transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、複数の入力信号印加端子を有する
論理回路、特に特定パスにおいて優れたスイツチ
ング特性を備えた電流切換型論理回路に関するも
のである。
論理回路、特に特定パスにおいて優れたスイツチ
ング特性を備えた電流切換型論理回路に関するも
のである。
従来、この種の論理回路には、ベースを入力信
号印加端子とする複数個並列接続された入力トラ
ンジスタ群と、エミツタが入力トランジスタ群の
エミツタに接続されると共に定電流源を介して第
１の電圧源に接続され、ベースを基準電圧印加端
子とする基準トランジスタから成り、入力トラン
ジスタ群および基準トランジスタのコレクタをそ
れぞれ負荷抵抗を介して第２の電圧源に接続し、
入力トランジスタ群および基準トランジスタのコ
レクタから直接またはエミツタホロワ回路を介し
て出力を取り出す電流切換型論理回路があつた。
号印加端子とする複数個並列接続された入力トラ
ンジスタ群と、エミツタが入力トランジスタ群の
エミツタに接続されると共に定電流源を介して第
１の電圧源に接続され、ベースを基準電圧印加端
子とする基準トランジスタから成り、入力トラン
ジスタ群および基準トランジスタのコレクタをそ
れぞれ負荷抵抗を介して第２の電圧源に接続し、
入力トランジスタ群および基準トランジスタのコ
レクタから直接またはエミツタホロワ回路を介し
て出力を取り出す電流切換型論理回路があつた。
しかしながら、この種の電流切換型論理回路に
おいては、入力トランジスタ群の全てのコレクタ
が共通接続されているため、入力トランジスタ数
の増加に伴い、入力トランジスタ群のコレクタ容
量と負荷抵抗値の積で決まる負荷抵抗部の時定数
が大きくなり、論理回路の主たる特性である立上
り時間、立下り時間および伝播遅延時間が増大す
る欠点があつた。
おいては、入力トランジスタ群の全てのコレクタ
が共通接続されているため、入力トランジスタ数
の増加に伴い、入力トランジスタ群のコレクタ容
量と負荷抵抗値の積で決まる負荷抵抗部の時定数
が大きくなり、論理回路の主たる特性である立上
り時間、立下り時間および伝播遅延時間が増大す
る欠点があつた。
一般に、集積回路のスイツチング特性を改善す
る場合には、クリテイカル・パスのスイツチング
特性を改善することが、もつとも効果的であり、
多入力論理回路についてもクリテイカル・パスに
相当する特定パスのスイツチング特性を改善する
ことが効果的である。
る場合には、クリテイカル・パスのスイツチング
特性を改善することが、もつとも効果的であり、
多入力論理回路についてもクリテイカル・パスに
相当する特定パスのスイツチング特性を改善する
ことが効果的である。
この発明の目的は入力トランジスタ数の増加に
関係なく特定パスに関して優れたスイツチング特
性を有する論理回路を提供することにある。
関係なく特定パスに関して優れたスイツチング特
性を有する論理回路を提供することにある。
この発明によれば、ベースを入力信号印加端子
とする１個もしくは複数個並列接続された第１の
入力トランジスタ群１と、エミツタが入力トラン
ジスタ群１のエミツタに共通接続され、ベースを
入力信号印加端子とする１個もしくは複数個並列
接続された第２の入力トランジスタ群２と、エミ
ツタが前記共通接続された入力トランジスタ群１
および２のエミツタに接続されると共に、定電流
源を介して第１の電圧源に接続され、また、コレ
クタが負荷抵抗を介して第２の電圧源に接続さ
れ、ベースを基準電圧印加端子とする基準トラン
ジスタ３と、エミツタが入力トランジスタ群１の
コレクタに接続され、コレクタが入力トランジス
タ群２のコレクタに接続されると共に負荷抵抗を
介して第２の電圧源に接続され、ベースを定電圧
印加端子とする定電圧トランジスタ４から成り、
基準トランジスタ３および定電圧トランジスタ４
のコレクタから直接またはエミツタホロワ回路を
介して出力を取り出す電流切換型論理回路におい
て、定電圧トランジスタ４が、入力トランジスタ
群１のコレクタ容量を入力トランジスタ群２のコ
レクタ容量から分離し、負荷抵抗部の時定数の増
加に関係なくするため、入力トランジスタ群２か
らのパスに関して優れたスイツチング特性を有す
る論理回路が得られる。
とする１個もしくは複数個並列接続された第１の
入力トランジスタ群１と、エミツタが入力トラン
ジスタ群１のエミツタに共通接続され、ベースを
入力信号印加端子とする１個もしくは複数個並列
接続された第２の入力トランジスタ群２と、エミ
ツタが前記共通接続された入力トランジスタ群１
および２のエミツタに接続されると共に、定電流
源を介して第１の電圧源に接続され、また、コレ
クタが負荷抵抗を介して第２の電圧源に接続さ
れ、ベースを基準電圧印加端子とする基準トラン
ジスタ３と、エミツタが入力トランジスタ群１の
コレクタに接続され、コレクタが入力トランジス
タ群２のコレクタに接続されると共に負荷抵抗を
介して第２の電圧源に接続され、ベースを定電圧
印加端子とする定電圧トランジスタ４から成り、
基準トランジスタ３および定電圧トランジスタ４
のコレクタから直接またはエミツタホロワ回路を
介して出力を取り出す電流切換型論理回路におい
て、定電圧トランジスタ４が、入力トランジスタ
群１のコレクタ容量を入力トランジスタ群２のコ
レクタ容量から分離し、負荷抵抗部の時定数の増
加に関係なくするため、入力トランジスタ群２か
らのパスに関して優れたスイツチング特性を有す
る論理回路が得られる。
次にこの発明について図面を参照して説明す
る。この発明は２個以上の入力端子を有する電流
切換型論理回路に適用できるものであるが、説明
を簡単にするため、５入力の電流切換型論理回路
について説明することとする。
る。この発明は２個以上の入力端子を有する電流
切換型論理回路に適用できるものであるが、説明
を簡単にするため、５入力の電流切換型論理回路
について説明することとする。
第１図は従来の電流切換型論理回路であり、ベ
ースを入力信号印加端子４〜８とする並列接続さ
れた入力トランジスタ群Q1〜Q5と、エミツタが
入力トランジスタ群Q1〜Q5のエミツタに接続さ
れると共に、定電流源I1を介して電圧源１に接続
され、ベースを基準電圧印加端子３とする基準ト
ランジスタQ6から成り、入力トランジスタ群Q1
〜Q5および基準トランジスタQ6のコレクタをそ
れぞれ負荷抵抗R1およびR2を介して電圧源２に
接続し、入力トランジスタ群Q1〜Q5のコレクタ
から否定論理和出力を取り出し、一方、基準トラ
ンジスタQ6のコレクタから論理和出力を取り出
す電流切換型論理回路である。
ースを入力信号印加端子４〜８とする並列接続さ
れた入力トランジスタ群Q1〜Q5と、エミツタが
入力トランジスタ群Q1〜Q5のエミツタに接続さ
れると共に、定電流源I1を介して電圧源１に接続
され、ベースを基準電圧印加端子３とする基準ト
ランジスタQ6から成り、入力トランジスタ群Q1
〜Q5および基準トランジスタQ6のコレクタをそ
れぞれ負荷抵抗R1およびR2を介して電圧源２に
接続し、入力トランジスタ群Q1〜Q5のコレクタ
から否定論理和出力を取り出し、一方、基準トラ
ンジスタQ6のコレクタから論理和出力を取り出
す電流切換型論理回路である。
このような回路においては、入力トランジスタ
群のコレクタが全て共通接続されているため、否
定論理和出力部の容量は各入力トランジスタのコ
レクタ容量の総和になる。ここでQ1〜Q5のコレ
クタ容量をC1〜C5とすると、否定論理和出力部
の時定数τ1は、 τ1＝R1（C1＋C2＋C3＋C4＋C5） となり、入力トランジスタ数の増加に比例して時
定数が大きくなることがわかる。また、この時定
数の増大は、スイツチング特性における立上り時
間および伝播遅延時間の増大を招くため、従来の
電流切換型論理回路は、多入力高速論理回路とし
ては不適当であることがわかる。
群のコレクタが全て共通接続されているため、否
定論理和出力部の容量は各入力トランジスタのコ
レクタ容量の総和になる。ここでQ1〜Q5のコレ
クタ容量をC1〜C5とすると、否定論理和出力部
の時定数τ1は、 τ1＝R1（C1＋C2＋C3＋C4＋C5） となり、入力トランジスタ数の増加に比例して時
定数が大きくなることがわかる。また、この時定
数の増大は、スイツチング特性における立上り時
間および伝播遅延時間の増大を招くため、従来の
電流切換型論理回路は、多入力高速論理回路とし
ては不適当であることがわかる。
第２図はこの発明の第１の実施例を示す回路図
であり、ベースを入力信号印加端子４とする入力
トランジスタQ1と、エミツタが入力トランジス
タQ1のエミツタに共通接続され、ベースを入力
信号印加端子５〜８とする並列接続された入力ト
ランジスタ群Q2〜Q5と、エミツタが入力トラン
ジスタ群Q1〜Q5のエミツタに共通接続されると
共に定電流源I1を介して電圧源１に接続され、コ
レクタが負荷抵抗R2を介して電圧源２に接続さ
れベースを基準電圧印加端子３とする基準トラン
ジスタQ6と、エミツタが入力トランジスタ群Q2
〜Q5のコレクタに接続され、コレクタが入力ト
ランジスタQ1のコレクタに接続されると共に負
荷抵抗R1を介して電圧源２に接続され、ベース
を定電圧印加端子１１とする定電圧トランジスタ
Q7から成り、定電圧トランジスタQ7のコレクタ
から否定論理和出力を取り出し、基準トランジス
タQ6のコレクタから論理和出力を取り出す電流
切換型論理回路である。
であり、ベースを入力信号印加端子４とする入力
トランジスタQ1と、エミツタが入力トランジス
タQ1のエミツタに共通接続され、ベースを入力
信号印加端子５〜８とする並列接続された入力ト
ランジスタ群Q2〜Q5と、エミツタが入力トラン
ジスタ群Q1〜Q5のエミツタに共通接続されると
共に定電流源I1を介して電圧源１に接続され、コ
レクタが負荷抵抗R2を介して電圧源２に接続さ
れベースを基準電圧印加端子３とする基準トラン
ジスタQ6と、エミツタが入力トランジスタ群Q2
〜Q5のコレクタに接続され、コレクタが入力ト
ランジスタQ1のコレクタに接続されると共に負
荷抵抗R1を介して電圧源２に接続され、ベース
を定電圧印加端子１１とする定電圧トランジスタ
Q7から成り、定電圧トランジスタQ7のコレクタ
から否定論理和出力を取り出し、基準トランジス
タQ6のコレクタから論理和出力を取り出す電流
切換型論理回路である。
この回路において、定電圧印加端子１１の電位
を、トランジスタQ2〜Q5およびQ7が飽和しない
範囲内の適当な電位に設定すれば、入力トランジ
スタQ2〜Q5のうち、少なくとも１個以上が導通
すれば、定電トランジスタQ7が導通し、それ以
外の場合は、Q7がしや断状態になり、第１図に
示した従来の電流切換型論理回路と全く同じ論理
動作を実現できる。
を、トランジスタQ2〜Q5およびQ7が飽和しない
範囲内の適当な電位に設定すれば、入力トランジ
スタQ2〜Q5のうち、少なくとも１個以上が導通
すれば、定電トランジスタQ7が導通し、それ以
外の場合は、Q7がしや断状態になり、第１図に
示した従来の電流切換型論理回路と全く同じ論理
動作を実現できる。
ここでトランジスタQ1〜Q7のコレクタ容量を
それぞれC1〜C7とすると否定論理和出力部の時
定数τ2は τ2＝R1（C1＋C7） となり、定電圧トランジスタQ7のコレクタ容量
C7を入力トランジスタのコレクタ容量C1〜C5と
同等もしくはそれ以下に設計すれば否定論理和出
力部の時定数は従来回路に比べて５分の２以下に
なり、入力トランジスタQ1のスイツチング特性
を大幅に改善できる。
それぞれC1〜C7とすると否定論理和出力部の時
定数τ2は τ2＝R1（C1＋C7） となり、定電圧トランジスタQ7のコレクタ容量
C7を入力トランジスタのコレクタ容量C1〜C5と
同等もしくはそれ以下に設計すれば否定論理和出
力部の時定数は従来回路に比べて５分の２以下に
なり、入力トランジスタQ1のスイツチング特性
を大幅に改善できる。
従つて、高速論理を必要とする入力を入力信号
印加端子４に接続し、その他の入力を入力印加端
子５〜８に接続することにより、非常に効果的は
論理回路が実現できる。
印加端子４に接続し、その他の入力を入力印加端
子５〜８に接続することにより、非常に効果的は
論理回路が実現できる。
さらにこの回路は、否定論理和出力部の時定数
がC2〜C5に無関係であるから、入力トランジス
タQ2〜Q5に他の入力トランジスタを並列接続し
た場合においても、入力トランジスタQ1のスイ
ツチング特性には全く無関係であり、多入力論理
回路に最適であることがわかる。
がC2〜C5に無関係であるから、入力トランジス
タQ2〜Q5に他の入力トランジスタを並列接続し
た場合においても、入力トランジスタQ1のスイ
ツチング特性には全く無関係であり、多入力論理
回路に最適であることがわかる。
第３図はこの発明の第２の実施例を示す回路図
である。第１の実施例との違いは、定電圧トラン
ジスタQ7のベースが電圧源２に直接接続されて
いることであり、負荷抵抗R1部の論理振幅が小
く定電圧トランジスタQ7が飽和しないか、ある
いは飽和の程度が浅く、スイツチング特性に殆ん
ど影響しない場合に適用できるものである。この
実施例についてもこの発明の効果は第１の実施例
の場合と全く同じである。
である。第１の実施例との違いは、定電圧トラン
ジスタQ7のベースが電圧源２に直接接続されて
いることであり、負荷抵抗R1部の論理振幅が小
く定電圧トランジスタQ7が飽和しないか、ある
いは飽和の程度が浅く、スイツチング特性に殆ん
ど影響しない場合に適用できるものである。この
実施例についてもこの発明の効果は第１の実施例
の場合と全く同じである。
第４図は、この発明の第３の実施例を示す回路
図である。第１の実施例との違いは入力トランジ
スタQ2のコレクタも定電圧トランジスタQ7のコ
レクタに接続されていることである。この回路で
は、否定論理和出力部の時定数τ3は τ3＝R1（C1＋C2＋C7） となり、第１の実施例に比べ若干効果が小さくな
るが、２個の入力信号印加端子について高速化が
実現できる利点を有している。
図である。第１の実施例との違いは入力トランジ
スタQ2のコレクタも定電圧トランジスタQ7のコ
レクタに接続されていることである。この回路で
は、否定論理和出力部の時定数τ3は τ3＝R1（C1＋C2＋C7） となり、第１の実施例に比べ若干効果が小さくな
るが、２個の入力信号印加端子について高速化が
実現できる利点を有している。
前述した実施例につき、この発明の範囲内で
種々の変形を施すことが可能であり、この発明の
範囲は特許請求の範囲記載の全てにおよぶもので
ある。
種々の変形を施すことが可能であり、この発明の
範囲は特許請求の範囲記載の全てにおよぶもので
ある。
第１図は従来の論理回路を示す回路図である。
第２図、第３図および第４図はこの発明による論
理回路の第１、第２および第３の実施例を示す回
路図である。 Q1，Q2，Q3，Q4，Q5，Q6，Q7……トランジス
タ、R1，R2……抵抗、I1……定電流源、１，２
……電圧源、３，４，５，６，７，８，９，１
０，１１……端子。
第２図、第３図および第４図はこの発明による論
理回路の第１、第２および第３の実施例を示す回
路図である。 Q1，Q2，Q3，Q4，Q5，Q6，Q7……トランジス
タ、R1，R2……抵抗、I1……定電流源、１，２
……電圧源、３，４，５，６，７，８，９，１
０，１１……端子。
Claims (1)
- １ ベースを入力信号印加端子とする複数個並列
接続された第１の入力トランジスタと、エミツタ
が前記第１の入力トランジスタのエミツタに共通
接続され、ベースを入力信号印加端子とする第２
の入力トランジスタと、エミツタが前記第１の入
力トランジスタおよび第２の入力トランジスタの
エミツタに接続されると共に、定電流源を介して
第１の電圧源に接続され、コレクタが第１の抵抗
を介して第２の電圧源に接続され、ベースを基準
電圧印加端子とする基準トランジスタと、エミツ
タが前記第１の入力トランジスタのコレクタに接
続され、コレクタが前記第２の入力トランジスタ
のコレクタに接続されると共に第２の抵抗を介し
て第２の電圧源に接続され、ベースを定電圧印加
端子とする定電圧トランジスタとを含み、前記基
準トランジスタおよび定電圧トランジスタのコレ
クタから出力を取り出し得るようにしたことを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14983379A JPS5672535A (en) | 1979-11-19 | 1979-11-19 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14983379A JPS5672535A (en) | 1979-11-19 | 1979-11-19 | Logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5672535A JPS5672535A (en) | 1981-06-16 |
| JPS6337979B2 true JPS6337979B2 (ja) | 1988-07-27 |
Family
ID=15483653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14983379A Granted JPS5672535A (en) | 1979-11-19 | 1979-11-19 | Logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5672535A (ja) |
-
1979
- 1979-11-19 JP JP14983379A patent/JPS5672535A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5672535A (en) | 1981-06-16 |
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