JPH033185A - フィールドメモリの入出力非同期制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、フィールドメモリをＦＩＦＯ（先入れ先出
し）バッファとして使用する場合の入出力非同期制御装
置に関する。

〈従来の技術〉 従来、ＦＩＦＯバッファとして使用するフィールドメモ
リとしては、第１１ｆｆｌに示すようなものがある。こ
のフィールドメモリは、メモリブロックＩおよびメモリ
ブロック■からなるメモリ部４０と、リードレジスタ（
読み出しレジスタ）４１と、ライトレジスタ（書き込み
レジスタ）４２と、上記メモリ部４０とリードレジスタ
４１．ライトレジスタ４２との間にそれぞれ設けられた
トランスファゲート４３．トランスファゲート４４とを
備えて、図示しないシリアルクロックから信号を受ける
ようになっている。上記リードレジスタ４１．ライトレ
ジスタ４２．トランスファゲート４３．トランスファゲ
ート４４は、それぞれメモリブロックＩに対して動作す
る前半部分４１ａ、４２ａ、４３ａ、４４ａと、これら
と独立にメモリブロック■に対して動作する後半部分４
　ｌ　ｂ、４２ｂ、４３ｂ、４４ｂとからなっている。

そして、シリアルクロックがタイミング信号ＷＯ〜Ｗ３
９９．Ｗ４００〜Ｗ９０９を順次発生するのに伴い、ラ
イトレジスタ４２の前半部分４２ａ、後半部分４２ｂを
順次アクセスしてシリアルデータを入力する一方、これ
に同期させてリードレジスタ４１の前半部分４１ａ、後
半部分４１ｂをアクセスしてシリアルデータを出力する
ようにしている（入出力同期方式）。そして、この方式
では、例えば第１２図に示すように、ライトレジスタ４
２からメモリ部４０のビット線にデータを転送する期間
（以下、「ライト転送制御期間」という）とメモリ部４
０のビット線からリードレジスタ４１にデータを転送す
る期間（以下、「リード転送制御期間」という）とを上
記シリアルクロックが順次出力するタイミング信号ＷＯ
−Ｗ９０９に同期させて、上記二つの期間の競合を防止
するようにしている。すなわち、シリアルクロックが順
次進んで、タイミング信号Ｗ４００を発生したときにこ
の信号に基づいてこの信号発生のタイミングからそれぞ
れクロックの８サイクルのライト転送制御期間、リード
転送制御期間を順に設けて上記メモリブロックＩについ
ての転送を行い、これと同様に、タイミング信号ＷＯを
発生したときからクロック８サイクルのライト転送制御
期間。

リード転送制御期間を順に設けて上記メモリブロック■
について転送を行うようにしている。

〈発明が解決しようとする課題〉 しかしながら、上記従来のフィールドメモリは、データ
入力のタイミングとデータ出力のタイミングの周波数が
異なった入出力非同期方式とすると、ライト転送制御期
間中にリード転送を実行し、また逆にリード転送制御期
間中にライト転送を実行する必要が生じて、そのように
した場合、データの連続性が失われるという問題がある
。

そこで、この発明の目的は、上記転送制御期間の競合を
巧みに調整することによって、データ人出力のタイミン
グが同期、非同期にかかわらずデータの連続性を得るこ
とができるフィールドメモリの入出力非同期制御装置を
提供することにある。

く課題を解決するための手段〉 上記目的を達成するために、この発明は、シリアルクロ
ックからの信号で定められるタイミングで、書き込みレ
ジスタにシリアルに書き込んだデータをトランスファゲ
ートを介してフィールドメモリのビット線に転送すると
共に、上記タイミングと非同期のタイミングで上記フィ
ールドメモリのビット線から上記データを読み出してト
ランスファゲートを介して読み出しレジスタに転送する
フィールドメモリの入出力非同期制御装置において、上
記シリアルクロックによって作成されたタイミング信号
に基づいて、メモリブロックと上記読み出しまたは書き
込みレジスタ間のデータ転送を要請していることを表わ
す転送要請信号を作成して出力すると共に、上記読み出
しまたは書き込みの一方の転送要請信号出力期間中に、
非同期に上記読み出しまたは書き込みの他方のタイミン
グ信号を受けた場合に、データの転送が完了して上記一
方の転送要請信号が解除された後に上記他方の転送要請
信号を作成して出力する転送要請信号作成部と、上記転
送要請信号を受けて、クロックのカウントを開始して一
定の転送制御期間を定めると共にこの転送制御期間中に
トランスファゲートを開いて転送を実行するための基準
となるタイミング信号を作ルして出力するカウンタ部と
、上記カウンタ部からの上記タイミング信号を受けて、
上記転送制御期間中に行アドレスストローブ信号を作成
して上記メモリブロックに出力する行アドレスストロー
ブ信号作成部と、上記カウンタ部からの上記タイミング
信号を受けて、上記行アドレスストローブ信号出力期間
中に、メモリブロックと読み出しまたは書き込みレジス
タとの間のデータ転送を実行する転送信号を作成して、
上記トランスファゲートに出力する転送信号作成部と、
上記カウンタ部からの上記タイミング信号を受けて、上
記一方の転送制御期間の経過後に上記一方の転送要請信
号を解除する信号を作成して、上記転送要請信号作成部
にこの信号を出力する転送制御期間終了信号作成部を備
えて、上記フィールドメモリと書き込みレジスタ、読み
出しレジスタとの間の二つのトランスファゲートが互い
に異なる転送制御期間中に動作するようにしたことを特
徴としている。

〈作用〉 転送要請信号作成部は、読み出しま−たは書き込みの一
方の転送制御期間中に、非同期にシリアルクロックによ
って作成された上記読み出しまたは書き込みの他方のタ
イミング信号を受けた場合、この他方のタイミング信号
に基づいて転送要請信号を即ちに作成するのではなく、
転送制御期間終了信号作成部からの信号に基づき、デー
タの転送が完了して上記一方の転送制御期間が終了した
後に上記他方の転送要請信号を作成して出力する。

このため、読み出しと書き込みの転送制御期間の重複か
なくなり、フィールドメモリとライトレジスタ、リード
レジスタとの間の二つのトランスファゲートが互いに異
なる転送制御期間中に動作することによって、各転送は
円滑に行われる。したがって、入力データおよび出力デ
ータの連続性が得られる。

〈実施例〉 以下、この発明のフィールドメモリの入出力非同期制御
装置を図示の実施例により詳細に説明する。

第１図に示すように、この入出力非同期制御装置は、転
送要請信号作成部ｌと、３ビツトカウンタ部２と、ＲＡ
Ｓ（行アドレスストローブ）信号作成部３と、転送信号
作成部４と、転送制御期間終了信号作成部５とを備えて
いる。そして、第１１図に示したフィールドメモリに加
えて、ライトシリアルクロックＷＣＫとこれに同期また
は非同期のリードシリアルクロックＲＣＫを備えたフィ
ールドメモリを制御するものとする。また、フィールド
メモリ・は読み出しのアドレスをリセットするリードア
ドレスリセット信号ＲＲＳＴＡＬ　１および書き込みの
アドレスをリセットすべきライトアドレスリセット信号
ＷＲ９ＴＡＬＩと同期を取って使用するものとする。な
お、上記リードアドレスリセット信号ＲＲＳＴＡＬ　ｌ
は、行方向のアドレスをリセットするリードラインリセ
ット使用ＲＬＲＳＴ　１とアドレスをクリアするリード
アドレスクリア信号ＲＣＬＲ１との論理和をとった信号
を表わしており、同様に上記ライトアドレスリセット信
号ＷＲＳＴＡＬＩは、ライトラインリセット信号ＷＬＲ
８ＴＩとライトアドレスクリア信号ＲＣＬＲＩとの論理
和をとった信号を表わしている。

上記転送要請信号作成部ｌは、第２図に示すように次期
転送信号メモリ部２と、同期モード認識部１２と、転送
解除信号作成部１３と、転送要請信号出力部ｔ４からな
っている。上記次期転送信号メモリ部１１は、例えば第
３図（ａ）乃至（ｄ）に示す回路により構成され、ライ
ト転送要請信号ＷＴＲＮ出力期間中（ＷＴＲＮ＝Ｈ）に
リードシリアルクロックＲＣＫからのタイミング信号Ｒ
ＣＫ４００、リードアドレスリセット信号ＲＲ８ＴＡＬ
ｌが入力された場合、それぞれリード転送準備信号ＷＲ
ＴＲＮＢＦｌ、ＷＲＴＲＮを作成して転送要請信号出力
部１４に出力することによって、上記ライト転送要請信
号ＷＴＲＮが解除（ＷＴＲＮ＝Ｌ）され次第リード転送
（ＲＴＲＮ＝Ｈ）を行う準備をする。一方、リード転送
要請信号ＲＴＲＮ出力期間中（ＲＴＲＮ＝Ｈ）にライト
シリアルクロックからのタイミング信号ＷＣＫ４００．
ライトアドレスリセット信号ＷＲ８ＴＡＬＩが入力され
た場合、それぞれライト転送準備信号ＲＷＴＲＮＢＦ’
ｌのＲＷＴＲＮを作成して転送要請信号出力部１４に出
力することによって、上記リード転送要請信号ＲＴＲＮ
が解除（ＲＴＲＮ＝Ｌ）され次第ライト転送（ＷＴＲＮ
＝Ｈ）を行う準備をする。同期モード認識部２は、例え
ば第５図（ａ）　、　（ｂ）に示す回路により構成され
、リードアドレスリセット信号ＲＲ９ＴＡＬ　１とライ
トアドレスリセット信号とが時間的に重なりを持つ場合
またはタイミング信号Ｗ４００とＲ４００とが時間的に
重なりを持つ場合、フィールドメモリの入出力系を同期
モードと認識して、それぞれ同期モード認識信号５ｙｎ
ｃｌ　Ｏ，５ｙｎｃ２０を上記転送要請信号出力部１４
に出力（Ｓｙｎｃｌ　Ｏ＝Ｈ，５ｙｎｃ２０　＝Ｈ）す
る。転送解除信号作成部１３は、例えば第４図（ａ）乃
至（ｄ）に示す回路により構成さ、れ、上記転送制御期
間終了信号作成部５から転送要請信号を解除すべき転送
終了信号Ｔ８Ｔを受けて、これに基づいて後述する各転
送要請信号ＷＴＲＮＩ、ＷＴＲＮ２．ＲＴＲＮＩ、ＲＴ
ＲＮ２をそれぞれ解除するための転送解除信号ＷＴ　８
１　、ＷＴ　８２．ＲＴ　８１．ＲＴ　８２を作成して
上記転送信号出力部１４に出力する。

転送要請信号出力部１４は、例えば第６図に示す回路に
より構成され、リードシリアルクロックＲＣＫからのタ
イミング信号Ｒ４００に基づいてトランスファゲート４
４の前半部分４４ａを開くためのリード転送要請信号Ｒ
ＴＲＮ２を作成して出力する一方、タイミング信号Ｒ９
１０またはリードアドレスリセット信号ＲＲ９ＴＡｌ　
ｌに基づいてトランスファゲート４４の後半部分４４ｂ
を開くためのリード転送要請信号ＲＴＲＮ１を作成して
出力する。また、これらの信号ＲＴＲＮ　ｌ　、ＲＴＲ
Ｎ２の論理和をとったリード転送要請信号ＲＴＲＮを作
成して出力する。さらにリードクロックＲＣＫとリード
アドレスリセット信号ＲＲ９ＴＡＬＩとが非同期であっ
て、リードレジスタ４１の前半部分４１ａをアクセス中
にリードアドレスリセット信号ＲＲ９ＴＡＬ　１が入力
されたとき、この信号に基づいてトランスファゲート４
４の前半部分４４ａ、後半部分４４ｂを同時に開くため
に上記リード転送要請信号ＲＴＲＮ２を出力する。

また、同様にこの転送要請信号出力部１４は、ライトシ
リアルクロックＷＣＫからのタイミング信号ＷＣＫ４０
０に基づいてトランスファゲート４３の前半部分４３ａ
を開くためのライト転送要請信号ＷＴＲＮ２を作成して
出力する一方、タイミング信号Ｗ９１０またはライトア
ドレスリセット信号ＷＲＳＴＡＬＩに基づいてトランス
ファゲート４３の後半部分４３ｂを開くためのライト転
送要請信号ＷＴＲＮＩを作成して出力する。また、これ
らの信号ＷＴＲＮ１．ＷＴＲＮ２の論理和をとったライ
ト転送要請信号ＷＴＲＮを作成して出力する。ライトク
ロックＷＣＫとライトアドレスリセット信号ＷＲＳＴＡ
ｌ　ｌとが非同期であって、ライトレジスタ４２の前半
部分４２ａをアクセス中にライトアドレスリセット信号
ＷＲ８ＴＡＬＩが入力されたとき、この信号に基づいて
てトランスファゲート４３の前半部分４３ａ、後半部分
４３ｂを同時に開くために上記ライト転送要請信号ＷＴ
ＲＮ２を出力する。さらに、上記リード転送要請信号Ｒ
ＴＲＮとライト転送要請信号ＷＴＲＮとの論理和をとっ
た転送要請信号ＴＲＮを作成して出力する。また、上記
同時モード認識部１２からの同時モード認識信号５ｙｎ
ｌＯを入力されるとライト転送要請信号ＷＴＲＮＩまた
はＷＴＲＮ２をＨレベルにして出力し、ライト転送終了
後リード転送要請信号ＲＴＲＮＩまたはＲＴ１１Ｎ２を
出力する。また、この転送要請信号出力部１４は、ライ
ト転送要請信号出力期間中（ＷＴＲＮ＝Ｈ）に、リード
アドレスリセット信号ＲＲＳＴＡＬ　ｌまたはタイミン
グ信号Ｒ４００が入力された場合、これに基づいて次期
転送信号メモリｆｉｌｌからライト転送準備信号ＷＲＴ
ＲＮ（＝Ｈ）またＷＲＴＲＮＢｐｌ（＝Ｈ）を入力され
ている状態において、さらに転送解除信号作成部１３か
ら転送終了信号Ｔ８Ｔに基づく転送解除信号ＷＴ８１．
ＷＴ８２を入力されると、上記転送準備信号ＷＲＴＲＮ
またはＷＲＴＲＮＢＦ’　ｌを解除すると共にリード転
送要請信号ＲＴＲＮ１またはＲＴＲＮ２をＨレベルにし
て出力する。同様に、リード転送要請信号出力期間中（
ＲＴＲＮ＝Ｈ）に、ライトアドレスリセット信号ＷＲＳ
ＴＡＬ　ｌまたはタイミング信号Ｗ４００が入力された
場合、これに基づいて次期転送信号メモリ部１１からリ
ード転送準備信号ＲＷＴＲＮ（＝Ｈ）またはＲＷＴＲＮ
ＢＦ　１（＝Ｈ）を入力杏れでいる状態において、さら
に転送解除信号作成部１３から転送終了信号Ｔ８Ｔに基
づく転送解除信号ＲＴ８１．ＲＴ８２を人力されると、
上記ＲＷＴｒｔＮまたはｒ（ＷＴｒｔＮＢＦ’　ｌを解
除すると共にライト転送要請信号ＷＴＲＮＩまたはＷＴ
ＲＮ２を１−ルベルにして出力する。

３ビツトカウンタ部２は、例えば第７図（ａ）に示す３
ビツトカウンタと同図（ｂ）乃至（ｅ）に示すデコード
部により構成される。そして、上記転送要請信号作成部
ｌから出力された転送要請信号ＴＲＮを受けて、この信
号ＴＲＮがＬレベルになると、上記３ビツトカウンタに
よって、ライトシリアルクロックＷＣＫの８クロツクの
期間のクロックをカウントする。すなわち、ライトシリ
アルクロックＷＣＫの８クロツク分の転送制御期間を作
成する。この期間の間に、上記デコード部によって、ク
ロックのカウントに応じたタイミング信号Ｔ４（４クロ
ツク目）を作成して、第１図に示したＲＡＳ作成作成部
用力する。また、ライト転送のためのタイミング信号Ｗ
Ｔ５（５クロツク目）、リード転送のためのＲＴ７（７
クロツク目）およびＲＴ８（８クロツク目）をそれぞれ
同様に作成して転送信号作成部４に出力すると共に、タ
イミング信号Ｔ８を作成して転送制御期間終了信号作成
部５に出力する。なお、上記３ビツトカウンタは、この
タイミング信号Ｔ８に基づいて転送制御期間終了信号作
成部５によって作成・出力されるカウンタリセット信号
Ｒｅ５ｅｔＣによってリセットされる。

ＲＡＳ信号作成部３は、例えば第８図に示す回路により
構成され、上記タイミング信号Ｔ４とカウンタリセット
信号Ｒｅｓｅｔ　Ｃに基づいてＲＡＳ信号を作成する。

すなわち、上記転送制御期間の前半のＷＣＫ４クロック
分（Ｔｏ−Ｔ３）をプリチャージ期間とする一方、タイ
ミング信号Ｔ４を受けてＲＡＳ信号をＨレベルとした後
、カウンタリセット信号Ｒｅｓｅｔ　Ｃを受けてＬレベ
ルとして後半のＷＣＫ４クロック分（Ｔ４〜Ｔ７）をＲ
ＡＳ信号出力期間とする。

転送信号作成部４は、例えば第９図（ａ）および（ｂ）
に示す回路により構成される。そして、この転送信号作
成部４は、上記３ビツトカウンタ部２からのタイミング
信号ＷＴ５を受けてこのタイミングでライト転送信号Ｗ
ＴＲＥをＨレベルにした後、ビット線センス終了信号Ｒ
ＣＤ２を受けてこの信号をＬレベルとし、さらに、上記
３ビツトカウンタ部２からタイミング信号ｒ（Ｔ７を受
けてこのタイミングでリード転送信号ＲＴＲＥをＨレベ
ルにした後、タイミング信号ＲＴ８を受けてこの信号Ｒ
ＴＲＥをＬレベルとする。そして、上記ライト転送信号
ＷＴＲＥ、リード転送信号ＲＴＲＥをそれぞれ第１１図
に示したトランスファゲート４３４４に出力することに
よって、メモリ部４０のビット線とライトレジスタ４２
との間のライト転送。

リードレジスタ４１との間のリード転送を実行させる。

転送制御期間終了信号作成部５は、例えば第１Ｏ図に示
す回路により構成される。そして、上記タイミング信号
Ｔ８を受けて、これに基づいてこの信号の立ち上がり半
クロツク分のパルス幅を有する転送終了信号Ｔ８Ｔを作
成して上記転送要請信号作成部１に出力する。また、こ
の転送終了信号Ｔ８Ｔに基づいてカウンタリセット信号
ＲｅｓｅｔＣを作成して上記３ビツトカウンタ部２およ
びＲＡＳ信号作成部３に出力する。

この入出力非同期制御装置は、全体として次のように動
作する。

ライト転送制御期間中（ＷＴＲＮ＝Ｈ）に、ライトライ
ンリセット信号ＷＬＲ８Ｔ　ｌまたはライトクリア信号
ＷＣＬＲＩ、すなわちライトアドレスリセット信号ＷＲ
ＳＴＡＬＩが入力（Ｈレベル）された場合、上記転送制
御期間終了信号作成部５がカウンタリセット信号Ｒｅｓ
ｅｔ　Ｃ信号を出力して３ビツトカウンタ部２をリセッ
トすると共に、転送終了信号Ｔ８Ｔを出力して転送要請
信号作成部ｌのライト転送要請信号ＷＴＲＮを解除（Ｌ
レベル）する。そして、その後に再び転送要請信号作成
部！がライト転送要請信号ＷＴＲＮを上記３ビツトカウ
ンタ部２に出力して、再びライト転送制御期間を開始す
る。

同様にして、リード転送制御期間中（ＲＴ　ＲＮ＝）（
）に、リードラインリセット信号ＲＬＲ８Ｔ１またはリ
ードクリア信号ＲＣＬＲＩ、すなわちリードアドレスリ
セット信号ＲＲ９ＴＡＬ　１が入力（Ｈレベル）された
場合、上記期間経過後に再びリード転送制御期間を開始
する。

一方、ライト転送制御期間中（ＷＴＲＮ＝Ｈ）に、リー
ドアドレスリセット信号ＲＲ９ＴＡＬ　ｌが入力された
場合、上記転送制御期間終了信号作成部５がカウンタリ
セット信号Ｒｅｓｅｔ　Ｃ信号を出力して３ビツトカウ
ンタ部２をリセットすると共に、転送終了信号Ｔ８Ｔを
出力して転送要請信号作成部ｌのライト転送要請信号Ｗ
ＴＲＮを解除する。

そして、その後に転送要請信号作成部１が新たにリード
転送要請信号ＲＴＲＮを上記３ビツトカウンタ部２に出
力して、リード転送要請期間を開始する。

同様にして、リード転送制御期間中（ＷＴＲＮ＝Ｈ）に
、ライトアドレスリセット信号ＷＲＳＴＡＬＩが入力さ
れた場合、上記期間経過後に新たにライト転送制御期間
を開始する。

このように、フィールドメモリの動作を制御するとこと
によって、入出力クロックが非同期の場合に重じる転送
制御期間の競合（重なり）を調整することができ、入出
力のタイミングが同期；非同期にかかわらずデータの連
続性を得ることができろ。

〈発明の効果〉 以上より明らかなように、この発明のフィールドメモリ
の入出力非同期制御装置は、シリアルクロックによって
作成されたタイミング信号に基づいて、メモリブロック
と上記読み出しまたは書き込みレジスタ間のデータ転送
を要請していることを表わす転送要請信号を作成して出
力すると共に、上記読み出しまたは書き込みの一方の転
送要請信号出力期間中に、非同期に上記読み出しまたは
書き込みの他方のタイミング信号を受けた場合に、上記
他方のタイミング信号に基づいて転送要請信号を直ちに
作成するのでなく、データの転送が完了して上記一方の
転送要請信号が解除された後に上記他方の転送要請信号
を作成して出力する転送要請信号作成部と、上記転送要
請信号を受けて、クロックのカウントを開始して一定の
転送制御期間を作成すると共にこの転送制御期間中にト
ランスファゲートを開いて転送を実行するための基準と
なるタイミング信号を作成して出力するカウンタ部と、
上記カウンタ部からの上記タイミング信号を受けて、上
記一方の転送制御期間の経過後に上記一方の転送要請信
号を解除する信号を作成して、上記転送要請信号作成部
にこの信号を出力する転送制御期間終了信号作成部を備
えて、上記フィールドメモリと書き込みレジスタ、読み
出しレジスタとの間の二つのトランスファゲートか互い
に異なる転送制御期間中に動作するようにしているので
、データ入出力のタイミングが同期、非同期にかかわら
ずデータの連続性を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のフィールドメモリの入出
力非同期制御装置の構成を示すブロック図、第２図は上
記入出力非同期制御装置の転送要請信号作成部の構成を
示すブロック図、第３図（ａ）乃至（ｄ）、第４図（ａ
）乃至（ｄ）、第５図（ａ）乃至（ｂ）、第６図はそれ
ぞれ上記転送要請信号作成部の各部の回路構成を示す図
、第７図（ａ）乃至（ｅ）は上記入出力非同期制御装置
の３ビツトカウンタ部の回路構成を示す図、第８図はＲ
ＡＳ信号作成部の回路構成を示す図、第９図（ａ）乃至
（ｂ）は転送信号作成部の回路構成を示す図、第１θ図
は転送制御期間終了信号作成部の回路構成を示す図、第
１１図は、従来のフィールドメモリの構成を示すブロッ
ク図、第１２図は従来の転送制御期間の調整方法を説明
する図である。 ｌ・・・転送要請信号作成部、 ２・・・３ビツトカウンタ部、 ３・・・ＲＡＳ信号作成部、４・・・転送信号作成部、
５・・・転送制御期間終了信号作成部、ｌ【・・・次期
転送信号メモリ部、 １２・・・同期モード認識部、 １３・・・転送解除信号作成部、 １４・・・転送要請信号出力部。 特許出顆人　　　シャープ株式会社

Claims (1)

【特許請求の範囲】
1. （１）シリアルクロックからの信号で定められるタイミ
   ングで、書き込みレジスタにシリアルに書き込んだデー
   タをトランスファゲートを介してフィールドメモリのビ
   ット線に転送すると共に、上記タイミングと非同期のタ
   イミングで上記フィールドメモリのビット線から上記デ
   ータを読み出してトランスファゲートを介して読み出し
   レジスタに転送するフィールドメモリの入出力非同期制
   御装置において、 上記シリアルクロックによって作成されたタイミング信
   号に基づいて、メモリブロックと上記読み出しまたは書
   き込みレジスタ間のデータ転送を要請していることを表
   わす転送要請信号を作成して出力すると共に、上記読み
   出しまたは書き込みの一方の転送要請信号出力期間中に
   、非同期に上記読み出しまたは書き込みの他方のタイミ
   ング信号を受けた場合に、データの転送が完了して上記
   一方の転送要請信号が解除された後に上記他方の転送要
   請信号を作成して出力する転送要請信号作成部と、 上記転送要請信号を受けて、クロックのカウントを開始
   して一定の転送制御期間を定めると共にこの転送制御期
   間中にトランスファゲートを開いて転送を実行するため
   の基準となるタイミング信号を作成して出力するカウン
   タ部と、 上記カウンタ部からの上記タイミング信号を受けて、上
   記転送制御期間中に行アドレスストローブ信号を作成し
   て上記メモリブロックに出力する行アドレスストローブ
   信号作成部と、 上記カウンタ部からの上記タイミング信号を受けて、上
   記行アドレスストローブ信号出力期間中に、メモリブロ
   ックと読み出しまたは書き込みレジスタとの間のデータ
   転送を実行する転送信号を作成して、上記トランスファ
   ゲートに出力する転送信号作成部と、 上記カウンタ部からの上記タイミング信号を受けて、上
   記一方の転送制御期間の経過後に上記一方の転送要請信
   号を解除する信号を作成して、上記転送要請信号作成部
   にこの信号を出力する転送制御期間終了信号作成部を備
   えて、 上記フィールドメモリと書き込みレジスタ、読み出しレ
   ジスタとの間の二つのトランスファゲートが互いに異な
   る転送制御期間中に動作するようにしたことを特徴とす
   るフィールドメモリの入出力非同期制御装置。