JPH0332028A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0332028A JPH0332028A JP1167449A JP16744989A JPH0332028A JP H0332028 A JPH0332028 A JP H0332028A JP 1167449 A JP1167449 A JP 1167449A JP 16744989 A JP16744989 A JP 16744989A JP H0332028 A JPH0332028 A JP H0332028A
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- layer
- collector
- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特にバイポーラ
型トランジスタ装置において、従来のブレーナ技術に加
えてＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌ
ａｔｏｒ）技術を適用した改良トランジスタに関するも
のである。
型トランジスタ装置において、従来のブレーナ技術に加
えてＳ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌ
ａｔｏｒ）技術を適用した改良トランジスタに関するも
のである。
従来例によるバイポーラ型ｎｐｎ）ランジスタの概要構
成を第２図に示す、第２図において、１はＰ−型半導体
基板、２ａはＰ型半導体集積回路基板ｌ上に形成された
ｎ゛型埋込み層、２ｂは同コレクタウオール層、３はｎ
０埋め込み層２ａ上に形成されたれ一エピタキシャル層
、４は素子分離用のフィールド酸化膜、５はチャネルカ
ット用のＰ型拡散層である。また６ａはｎ−型エピタキ
シャル層３上に形成されたＰ型ベース拡散層における真
性ベース領域、６ｂは同外部ベース領域であり、さらに
７はｎ゛型エミッタ層、８は眉間絶縁膜、９はシリサイ
ド部、１０はベース電極、１１はエミッタ電極、１２は
コレクタ電極、１３は各電極下のバリアメタル層である
。
成を第２図に示す、第２図において、１はＰ−型半導体
基板、２ａはＰ型半導体集積回路基板ｌ上に形成された
ｎ゛型埋込み層、２ｂは同コレクタウオール層、３はｎ
０埋め込み層２ａ上に形成されたれ一エピタキシャル層
、４は素子分離用のフィールド酸化膜、５はチャネルカ
ット用のＰ型拡散層である。また６ａはｎ−型エピタキ
シャル層３上に形成されたＰ型ベース拡散層における真
性ベース領域、６ｂは同外部ベース領域であり、さらに
７はｎ゛型エミッタ層、８は眉間絶縁膜、９はシリサイ
ド部、１０はベース電極、１１はエミッタ電極、１２は
コレクタ電極、１３は各電極下のバリアメタル層である
。
次に製造方法について説明する。
Ｐ−型半導体基′ｕｉｌ上にＮ型埋め込みＪｉ２ａを形
成し、この上にエピタキシャル層３を成長させる。
成し、この上にエピタキシャル層３を成長させる。
次に素子を分離するためにシリコンエッチをし、チャネ
ルカット層５を形成した後、厚い酸化膜４を形成する。
ルカット層５を形成した後、厚い酸化膜４を形成する。
そして、Ｎ型のコレクタウオール層２ｂ、真性ベース領
域６ａ、外部ベース領域６ｂをそれぞれＰ“ （リン）
、Ｂ”（ボロン）、Ｂ゛のイオン注入により形成する。
域６ａ、外部ベース領域６ｂをそれぞれＰ“ （リン）
、Ｂ”（ボロン）、Ｂ゛のイオン注入により形成する。
さらに眉間膜をデポジションし、エミッタ、コレクタ、
ベースのコンタクトを開孔した後、ベースをカバーし、
Ａｓ” （砒素）の注入によってエミッタ拡散層７を
形成する。
ベースのコンタクトを開孔した後、ベースをカバーし、
Ａｓ” （砒素）の注入によってエミッタ拡散層７を
形成する。
その後コンタクト部を選択的にシリサイド９化し、バリ
アメタル１３．Ａｌ配線によりベース電極１０．エミッ
タ電極１１．コレクタ電極１２を形成する。
アメタル１３．Ａｌ配線によりベース電極１０．エミッ
タ電極１１．コレクタ電極１２を形成する。
従来の半導体集積回路装置は、以上のように構成されて
いるので、コレクタウオール層２ｂおよび外部ベース領
域６ｂ、それぞれの面積、および両者間の距離は大きく
、またｎ゛型埋込Ｎ２ａの面積も大きく、このようにト
ランジスタ動作としては不要な領域を削減することがで
きず、コレクタベース間接合容Ｉｅｔｃ、およびコレク
タ基板間接合容量ＣＴ！が大きくなり、トランジスタの
高速動作に必要な容量低減ができないなどの問題点があ
った。
いるので、コレクタウオール層２ｂおよび外部ベース領
域６ｂ、それぞれの面積、および両者間の距離は大きく
、またｎ゛型埋込Ｎ２ａの面積も大きく、このようにト
ランジスタ動作としては不要な領域を削減することがで
きず、コレクタベース間接合容Ｉｅｔｃ、およびコレク
タ基板間接合容量ＣＴ！が大きくなり、トランジスタの
高速動作に必要な容量低減ができないなどの問題点があ
った。
この発明は上記の様な問題点を解消するためになされた
もので、トランジスタの寄生接合容量を低減することに
より、高速動作を可能としたバイポーラ型半導体集積回
路装置を得ることを目的とする。
もので、トランジスタの寄生接合容量を低減することに
より、高速動作を可能としたバイポーラ型半導体集積回
路装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、半導体基板上に
アイソブレーナ技術によりバイポーラ型トランジスタを
形成する半導体集積回路装置において、上記従来のプレ
ーナ技術に加え、５ｏｌ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
５ｕｌａｔｏｒ）技術を用いて高エネルギー酸素注入を
行い、トランジスタの不要領域を酸化膜にしたものであ
る。
アイソブレーナ技術によりバイポーラ型トランジスタを
形成する半導体集積回路装置において、上記従来のプレ
ーナ技術に加え、５ｏｌ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
５ｕｌａｔｏｒ）技術を用いて高エネルギー酸素注入を
行い、トランジスタの不要領域を酸化膜にしたものであ
る。
この発明における半導体集積回路装置は、高エネルギー
酸素注入により形威される酸化膜を利用することにより
、トランジスタの不要領域を酸化膜にして、トランジス
タの寄生接合容量を低減することができる。
酸素注入により形威される酸化膜を利用することにより
、トランジスタの不要領域を酸化膜にして、トランジス
タの寄生接合容量を低減することができる。
以下、この発明の一実施例を図を用いて説明する。
第１図において、１はＰ−型半導体基板、２ａはＰ−型
半導体基Ｆｉｌ上に形威されたｎ゛型埋込層、２ｂは同
コレクタウオール層、３はｎ９型埋込１ｉ２ａ上に形威
されたｎ−型エピタキシャル層、４は素子分離用のフィ
ールド酸化膜、１４は高エネルギー（ＭｅＶ）酸素注入
により形威された酸化膜、５はチャネルカット用のＰ型
拡散層、６ａはｎ−型エピタキシャル層３上に形成され
たＰ型ベース拡散層における真性ベース領域、６ｂは同
外部ベース領域であり、さらに７はｎ０型エミッタ層、
８は眉間絶縁膜、９はシリサイド部、１０はベース電極
、１１はエミッタ電極、１２はコレクタ電極、１３は各
電極下のバリアメタル層である。
半導体基Ｆｉｌ上に形威されたｎ゛型埋込層、２ｂは同
コレクタウオール層、３はｎ９型埋込１ｉ２ａ上に形威
されたｎ−型エピタキシャル層、４は素子分離用のフィ
ールド酸化膜、１４は高エネルギー（ＭｅＶ）酸素注入
により形威された酸化膜、５はチャネルカット用のＰ型
拡散層、６ａはｎ−型エピタキシャル層３上に形成され
たＰ型ベース拡散層における真性ベース領域、６ｂは同
外部ベース領域であり、さらに７はｎ０型エミッタ層、
８は眉間絶縁膜、９はシリサイド部、１０はベース電極
、１１はエミッタ電極、１２はコレクタ電極、１３は各
電極下のバリアメタル層である。
次に本実施例の製造方法について説明する。
上記従来装置の製造方法と同様に、Ｐ型半導体基板１上
にＮ型埋め込み層２ａ及び後のチャネルカット層５を形
威し、この上にエピタキシャル層３を成長させる。
にＮ型埋め込み層２ａ及び後のチャネルカット層５を形
威し、この上にエピタキシャル層３を成長させる。
次に、マスク（例えばＳｉｇｈマスク）をかけて高エネ
ルギー（ＭｅＶ）酸素注入を行い、熱処理をして厚い酸
化膜１４を形成する。
ルギー（ＭｅＶ）酸素注入を行い、熱処理をして厚い酸
化膜１４を形成する。
そして、窒化膜をマスクにしてフィールド酸化を行い、
薄い酸化膜４を形威する。
薄い酸化膜４を形威する。
さらに、コレクタウオール１ｉ２ｂ、真性ベース領域６
ａ、外部ベース領域６ｂをそれぞれＰ’ （リン＞、
Ｂ”、Ｂ”のイオン注入により形威し、層間膜をデポジ
ションし、エミッタ、コレクタ。
ａ、外部ベース領域６ｂをそれぞれＰ’ （リン＞、
Ｂ”、Ｂ”のイオン注入により形威し、層間膜をデポジ
ションし、エミッタ、コレクタ。
ベースのコンタクトを開孔した後、ベースをカバーし、
Ａｓ” （砒素）の注入によって工果ツタ拡散７Ｉｉ
７を形成する。
Ａｓ” （砒素）の注入によって工果ツタ拡散７Ｉｉ
７を形成する。
その後コンタクト部を選択的にシリサイド９化し、バリ
アメタル１３．Ａｌ配線により、ベース電極１０．エミ
ッタ電極１１． コレクタ電極１２を形成する。
アメタル１３．Ａｌ配線により、ベース電極１０．エミ
ッタ電極１１． コレクタ電極１２を形成する。
本実施例の半導体集積回路装置は以上の様に構成されて
おり、第１図に示す様に、外部ベース領域６ｂの周囲は
ほぼ、高エネルギー酸素注入により形成した酸化膜１４
により覆われている。従って、コレクタベース間接合容
ｆ Ｃｒ ｃを低減でき、またｎ゛型埋込層２ａの面積
も小さくなり、コレクタ基板間接合容量ＣｔＸをも低減
することができる。
おり、第１図に示す様に、外部ベース領域６ｂの周囲は
ほぼ、高エネルギー酸素注入により形成した酸化膜１４
により覆われている。従って、コレクタベース間接合容
ｆ Ｃｒ ｃを低減でき、またｎ゛型埋込層２ａの面積
も小さくなり、コレクタ基板間接合容量ＣｔＸをも低減
することができる。
以上の様に、この発明によれば、従来のプレーナ技術に
加え、ＳＯ■技術を用いて高エネルギー酸素注入を行い
、トランジスタの不要領域に酸化膜を形成することによ
り、該不要領域を削減するようにしたので、コレクタベ
ース間容量及びコレクタベース間容量を低減することが
でき、高速動作が可能なバイポーラ型半導体集積回路装
置が得られるという効果がある。
加え、ＳＯ■技術を用いて高エネルギー酸素注入を行い
、トランジスタの不要領域に酸化膜を形成することによ
り、該不要領域を削減するようにしたので、コレクタベ
ース間容量及びコレクタベース間容量を低減することが
でき、高速動作が可能なバイポーラ型半導体集積回路装
置が得られるという効果がある。
第１図はこの発明の一実施例によるバイポーラ型半導体
集積回路装置を示す断面図、第２図は従来のバイポーラ
型半導体集積回路装置を示す断面図である。 １・・・Ｐ−半導体基板、２ａ・・・ｎ゛型埋込層、２
ｂ・・・コレクタウオール層、３・・・ｎ−型エピタキ
シャル層、４・・・フィールド酸化膜、５・・・チャネ
ルカット用Ｐ型拡散層、６ａ・・・真性ベース領域とな
るＰ型拡散層、６ｂ・・・外部ベース領域となるＰ型拡
散層、７・・・ｎ＋型エミッタ層、８・・・層間絶縁膜
、９・・・シリサイド、１０・・・ベース電極、１１・
・・エミッタ電極、１２・・・コレクタ電極、１３・・
・バリアメタル層、１４・・・高エネルギー酸素注入に
より形成された酸化膜。 なお図中同一符号は同−又は相当部分を示す。
集積回路装置を示す断面図、第２図は従来のバイポーラ
型半導体集積回路装置を示す断面図である。 １・・・Ｐ−半導体基板、２ａ・・・ｎ゛型埋込層、２
ｂ・・・コレクタウオール層、３・・・ｎ−型エピタキ
シャル層、４・・・フィールド酸化膜、５・・・チャネ
ルカット用Ｐ型拡散層、６ａ・・・真性ベース領域とな
るＰ型拡散層、６ｂ・・・外部ベース領域となるＰ型拡
散層、７・・・ｎ＋型エミッタ層、８・・・層間絶縁膜
、９・・・シリサイド、１０・・・ベース電極、１１・
・・エミッタ電極、１２・・・コレクタ電極、１３・・
・バリアメタル層、１４・・・高エネルギー酸素注入に
より形成された酸化膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上にアイソプレーナ技術によりバイポ
ーラ型トランジスタを形成してなる半導体集積回路装置
において、 トランジスタ素子を分離する酸化膜の一部に、高エネル
ギー酸素注入により形成した酸化膜を用いたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167449A JPH0332028A (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167449A JPH0332028A (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332028A true JPH0332028A (ja) | 1991-02-12 |
Family
ID=15849907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167449A Pending JPH0332028A (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332028A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654063A (en) * | 1979-10-08 | 1981-05-13 | Mitsubishi Electric Corp | Semiconductor device |
| JPS61296767A (ja) * | 1985-06-26 | 1986-12-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6224670A (ja) * | 1985-01-30 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | バイポ−ラ・トランジスタとその製法 |
-
1989
- 1989-06-29 JP JP1167449A patent/JPH0332028A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654063A (en) * | 1979-10-08 | 1981-05-13 | Mitsubishi Electric Corp | Semiconductor device |
| JPS6224670A (ja) * | 1985-01-30 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | バイポ−ラ・トランジスタとその製法 |
| JPS61296767A (ja) * | 1985-06-26 | 1986-12-27 | Fujitsu Ltd | 半導体装置の製造方法 |
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