JPH0332065A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0332065A JPH0332065A JP1167598A JP16759889A JPH0332065A JP H0332065 A JPH0332065 A JP H0332065A JP 1167598 A JP1167598 A JP 1167598A JP 16759889 A JP16759889 A JP 16759889A JP H0332065 A JPH0332065 A JP H0332065A
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- Japan
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- film
- silicon
- polysilicon
- oxide film
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
Landscapes
- Thin Film Transistor (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は絶縁物上に形成されたシリコン層に素子を形
成する半導体装置に関するものである。
成する半導体装置に関するものである。
第２図は従来の半導体装置を示す断面図で、図において
、（１）はシリコン基板、Ｌ、３υ、■はソース領域拡
散層、（２）１図はドレイン領域拡散層、（ト）、（６
）はソース電極、（５）はゲート酸化膜、ｌυ、＃Ａは
ゲート電極、（ハ）、０はドレイン電極、（８）は素子
分離用の局所酸化膜、（９）は素子分離用の拡散領域で
ある。
、（１）はシリコン基板、Ｌ、３υ、■はソース領域拡
散層、（２）１図はドレイン領域拡散層、（ト）、（６
）はソース電極、（５）はゲート酸化膜、ｌυ、＃Ａは
ゲート電極、（ハ）、０はドレイン電極、（８）は素子
分離用の局所酸化膜、（９）は素子分離用の拡散領域で
ある。
次に動作について説明する。左右にトランジスタが配置
されており、素子分離用の局所酸化膜（８）と素子分離
用の拡散領域（９）によって、左右のトランジスタが互
いに干渉しないよう分離されている。
されており、素子分離用の局所酸化膜（８）と素子分離
用の拡散領域（９）によって、左右のトランジスタが互
いに干渉しないよう分離されている。
また、個々のトランジスタは平面上に配置されている。
従来のトランジスタは以上のように構成されていたので
、集積回路において集積度を向上さすためにはトランジ
スタそのものを微細化する必要があり、この微細化の場
合、耐圧の低下やしきい値電圧の低下、パンチスルー現
象といった短チヤネル効果を一防止するような手段を施
さなければならず、また、隣接するトランジスタで干渉
がないようにするために必ず素子を分離する領域を形成
する必要があるという問題点があった。
、集積回路において集積度を向上さすためにはトランジ
スタそのものを微細化する必要があり、この微細化の場
合、耐圧の低下やしきい値電圧の低下、パンチスルー現
象といった短チヤネル効果を一防止するような手段を施
さなければならず、また、隣接するトランジスタで干渉
がないようにするために必ず素子を分離する領域を形成
する必要があるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、トランジスタの占有面積を小さくできるとと
もに、薄膜トランジスタを用いることにより通常のトラ
ンジスタよりも電流駆動能力の高いトランジスタを得る
ことを目的とする。
たもので、トランジスタの占有面積を小さくできるとと
もに、薄膜トランジスタを用いることにより通常のトラ
ンジスタよりも電流駆動能力の高いトランジスタを得る
ことを目的とする。
この発明に係る半導体装置は、シリコン酸化膜等上に凸
型の絶縁壁を形成し、その上にシリコン薄膜層を形成し
、凸部の側壁に１つのトランジスタを形成するようにし
たものである。
型の絶縁壁を形成し、その上にシリコン薄膜層を形成し
、凸部の側壁に１つのトランジスタを形成するようにし
たものである。
この発明における縦形薄膜トランジスタは、凸部側壁に
縦に配置されているため従来の平面上に横に配置されて
いるトランジスタに比べ、その占有面積が小さくなり、
また、薄膜Ｓ ＯＩ （ＳｉｌｉｃｏｎＯｎ Ｉｎ５ｕ
ｒａｔｅｒ） ）ランジスタを用いているため高電流駆
動能力、バンチスルー現象の防止などを図ることができ
る。
縦に配置されているため従来の平面上に横に配置されて
いるトランジスタに比べ、その占有面積が小さくなり、
また、薄膜Ｓ ＯＩ （ＳｉｌｉｃｏｎＯｎ Ｉｎ５ｕ
ｒａｔｅｒ） ）ランジスタを用いているため高電流駆
動能力、バンチスルー現象の防止などを図ることができ
る。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はシリコン基板、（２）はシリコン
酸化膜等の絶縁体、（３）はシリコン薄膜層、０υ、儲
はシリコン薄膜層（３）内のソース領域拡散層、□□□
はドレイン領域拡散層、＠υ、（６）はそれぞれ拡散層
０υ、（至）と電気的に通じるソース電極、（５）はゲ
ート酸化膜、旬、−はゲート電極、（７）は拡散層（２
）と電気的に通じるドレイン電極である。
図において、（１）はシリコン基板、（２）はシリコン
酸化膜等の絶縁体、（３）はシリコン薄膜層、０υ、儲
はシリコン薄膜層（３）内のソース領域拡散層、□□□
はドレイン領域拡散層、＠υ、（６）はそれぞれ拡散層
０υ、（至）と電気的に通じるソース電極、（５）はゲ
ート酸化膜、旬、−はゲート電極、（７）は拡散層（２
）と電気的に通じるドレイン電極である。
シリコン基板（１）上に熱酸化あるいは酸化膜堆積によ
りシリコン酸化膜（２）を形成する。次にシリコン酸化
膜（２）に凸部を形成するため、凸となる部分にマスク
をかけ、シリコン酸化膜（２）をエツチングする。この
凸部の高さがほぼトランジスタのゲート長となる。次に
、ポリシリコンを堆積し、レーザーアニール等で単結晶
化しシリコンＮ膜層（３）を形成する。次に、斜めイオ
ン注入により、凸部側壁にしきい値電圧制御用の不純物
の注入を行う。
りシリコン酸化膜（２）を形成する。次にシリコン酸化
膜（２）に凸部を形成するため、凸となる部分にマスク
をかけ、シリコン酸化膜（２）をエツチングする。この
凸部の高さがほぼトランジスタのゲート長となる。次に
、ポリシリコンを堆積し、レーザーアニール等で単結晶
化しシリコンＮ膜層（３）を形成する。次に、斜めイオ
ン注入により、凸部側壁にしきい値電圧制御用の不純物
の注入を行う。
熱処理を加え、シリコン薄ｙＡ層（３）の表面のイオン
注入によって発生した結晶欠陥を回復さす。次に、ゲー
ト酸化膜（５）を熱酸化により形成する。次に、イオン
注入により６υ、■、−のソース、及びドレイン拡散層
を形成する。次に、ポリシリコンを全面に堆積させゲー
ト酸化膜（５）表面を終端としてこのポリシリコンをエ
ツチングパックする。すると、凸部側壁に堆積したポリ
シリコンはエツチングされずに残る。これと−１ＩＪの
ゲート電極とする。
注入によって発生した結晶欠陥を回復さす。次に、ゲー
ト酸化膜（５）を熱酸化により形成する。次に、イオン
注入により６υ、■、−のソース、及びドレイン拡散層
を形成する。次に、ポリシリコンを全面に堆積させゲー
ト酸化膜（５）表面を終端としてこのポリシリコンをエ
ツチングパックする。すると、凸部側壁に堆積したポリ
シリコンはエツチングされずに残る。これと−１ＩＪの
ゲート電極とする。
次に、ソース・ドレイン電極のコンタクトを形成するた
めに、マスクをかけ、ゲート酸化膜（５）を除去する。
めに、マスクをかけ、ゲート酸化膜（５）を除去する。
その部分にアルミニウム等の金属材料を蒸着させ、配線
し、０υ、（６）のソース電極、（７）のドレイン電極
とする。
し、０υ、（６）のソース電極、（７）のドレイン電極
とする。
第１図では、中央を対称に左右１対のトランジスタを形
成している。さらに、ドレイン電極（７）は２つのトラ
ンジスタの共有電極となっている。
成している。さらに、ドレイン電極（７）は２つのトラ
ンジスタの共有電極となっている。
なお、上記実施例ではシリコン酸化物（２）を用いた場
合を示したが、絶縁物ならば他の物であってもよい。ま
た、製造方法についても製造工程が入れ変わってもよく
、さらに熱処理等の工程が加えられても構造上同じであ
れば、上記実施例と同様の効果を奏する。
合を示したが、絶縁物ならば他の物であってもよい。ま
た、製造方法についても製造工程が入れ変わってもよく
、さらに熱処理等の工程が加えられても構造上同じであ
れば、上記実施例と同様の効果を奏する。
以上のようにこの発明によれば、トランジスタを縦型に
配置したので、従来の平面型に配置したトランジスタに
比べて占有面積を小さくすることができ、集積回路の高
集積化に寄与できる。また、ＳＯＩ上のトランジスタを
用いているため隣接するトランジスタ間で影響を及ぼす
ことがなくトランジスタ間の分離領域が不必要となり、
微細化にも寄与できる。さらに、薄膜トランジスタを用
いているため、その利点である高電流駆動能力やパンチ
スルー防止などが利用できるなどの効果を有する。
配置したので、従来の平面型に配置したトランジスタに
比べて占有面積を小さくすることができ、集積回路の高
集積化に寄与できる。また、ＳＯＩ上のトランジスタを
用いているため隣接するトランジスタ間で影響を及ぼす
ことがなくトランジスタ間の分離領域が不必要となり、
微細化にも寄与できる。さらに、薄膜トランジスタを用
いているため、その利点である高電流駆動能力やパンチ
スルー防止などが利用できるなどの効果を有する。
第１図はこの発明の一実施例による半導体装置を示す断
面側面図、第２図は、従来の半導体装置を示す断面図で
ある。 図において、（１）はシリコン基板、（２）はシリコン
酸化物、（３）はシリコン薄膜層、６υ、（２）はソー
ス領域拡散層、図はドレイン領域拡散層、卿、（６）は
ソース電極、（５）はゲート酸化膜、１υ、−はゲート
電極、（７）はドレイン電極を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
面側面図、第２図は、従来の半導体装置を示す断面図で
ある。 図において、（１）はシリコン基板、（２）はシリコン
酸化物、（３）はシリコン薄膜層、６υ、（２）はソー
ス領域拡散層、図はドレイン領域拡散層、卿、（６）は
ソース電極、（５）はゲート酸化膜、１υ、−はゲート
電極、（７）はドレイン電極を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- シリコン酸化膜等の絶縁物上に凸型に形成した薄いシリ
コン層の側面に縦型にトランジスタを形成したことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167598A JPH0332065A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167598A JPH0332065A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332065A true JPH0332065A (ja) | 1991-02-12 |
Family
ID=15852739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167598A Pending JPH0332065A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332065A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5605705B2 (ja) * | 2008-04-30 | 2014-10-15 | 国立大学法人大阪大学 | 縦型電界効果トランジスタ |
-
1989
- 1989-06-29 JP JP1167598A patent/JPH0332065A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5605705B2 (ja) * | 2008-04-30 | 2014-10-15 | 国立大学法人大阪大学 | 縦型電界効果トランジスタ |
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