JPH0332067A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はメモリトランジスタに記憶されたデータを電気
的に消去して新たなデータを書込むことができる電気的
消去可能型ＦＲＯＭ　（以下、ＥＥＦＲＯＭという）等
の不揮発性半導体記憶装置に関する。

［従来の技術］ 従来から、電源を切っても書込まれたデータが消失しな
い不揮発性半導体記憶装置が種々研究開発されている。

そして、近年、その中でＥＥＦＲＯＭの開発が急速に進
み、各種の製品が実用化されている。

ＥＥＦＲＯＭには種々の構造のものがあり、近時、メモ
リトランジスタを直列に接続して構成されたものが提案
されている（Ｒ，５ｈｌｒｏｔａ他Ｔｅｃｈｎｉｃａｌ
　ｄｉｇｅｓｔ　ｏｆ　１９８８　ｓｙ＋＊ｐｏｓｌｕ
ｍ　ｏｎ　ＶＬＳＩｔｅｃｈｎｏｌｏｇｙ　　３３乃至
３４頁）。

第６図（ａ）は従来の不揮発性半導体記憶装置（ＥＥＰ
ＲＯＭ）の−例を示す平面図、第８図（ｂ）は第６図（
ａ）のに−Ｋｌによる断面図、第６図（ｃ）は第６図（
ａ）のＬ−Ｌ線による断面図、第６図（ｄ）は第８図（
ａ）のＭ−Ｍ線による断面図である。

半導体基板２１はその表面に形成されたフィールド絶縁
膜２２により複数の素子形成領域に分割されており、各
フィールド絶縁８２２に囲まれた領域の半導体基板２１
表面には、半導体基板２１と反対導電型の不純物を拡散
することにより不純物拡散層２３ａ及び２３ｂが選択的
に形成されている。そして、基板２１上には、メモリト
ランジスタの第１のゲート絶縁膜２４及び選択用トラン
ジスタのゲート絶縁膜２８が形成されている。

この選択用トランジスタのゲート絶縁膜２６上には選択
用トランジスタのゲート電極２９が形成されている。一
方、メモリトランジスタの第１のゲート絶縁膜２４上に
は浮遊ゲート電極２７が選択的に形成されており、この
浮遊ゲート電極２７上には第２のゲート絶縁膜２５を介
して制御ゲート電極２８が形成されている。これらのゲ
ート電極２９、浮遊ゲート電極２７及び制御ゲート電極
２８等は層間絶縁膜３０により被覆されている。

この層間絶ｆｉｌ！３０上には所定の配線パターンで金
属配線３２が形成されており、この金属配線３２は層間
絶縁膜３０の所定領域に形成されたコンタクト孔３１を
介して基板表面の拡散層２３ａと接続されている。

この第６図（ａ）乃至（ｄ）においては、上述の如く構
成された２個の選択用トランジスタの間に、上述の如く
構成された３個のメモリトランジスタが直列に接続され
て形成されている。

第７図は、上述した不揮発性半導体記憶装置の等価回路
図である。この第７図を使用して、メモリトランジスタ
がＮチャネルの場合のＥＥＦＲＯＭの動作について説明
する。

符号Ｑ５１１及びＱｓｌ＋１は選択用トランジスタであ
り、符号Ｑｓ　＋　ＱＭＩや、及び０Ｍｌ＋２はメモリ
トランジスタである。各メモリトランジスタＱ　Ｍ＋Ｑ
Ｍｌ＊ｒ＋Ｑ□、の制御ゲート電極２８はワード線Ｘ、
、Ｘ、や１及びＸｌや２に接続されている。また、選択
用トランジスタＱｓ＋及びＱ　ＳＩ＋１のゲート電極２
９は、夫々第１の選択線ｚｌ及び第２の選択線ｚ１．ｌ
に接続されている。更に、選択用トランジスタＱＩｌ＋
及びＱｓ＋＋＋！びにメモリトランジスタＱＭＩＱＭ１
．Ｉ及びＱＭｌ、２はピット線ＹＪ　とソース線Ｓとの
間に直列に接続されている。

この不揮発性半導体記憶装置のデータ消去、書込み及び
読み出しの各モードにおけるビット線、選択線及びワー
ド線の電位を下記第１表に示す。

但し、表中、数値の単位はいずれもポル）　（Ｖ）であ
る。

データを消去する場合は、ワードｌｘ＋　。

Ｘ　１＋１及びＸｌ、２を正電位側とし、ビット線Ｙ。

及びソース線Ｓを接地電位側として高電圧（例えば１３
Ｖ）を印加する。そうすると、各メモリトランジスタＱ
、、Ｑ□、１及びＱ□１の第１のゲート絶＆を膜２４中
の電界が強くなり、Ｆ−Ｎ電子トンネル現象が発生して
、半導体基板２１及び拡散層２３ａ、２３ｂから、第１
のゲート絶１［２４を介して、浮遊ゲート電極２７に電
子が注入される。その結果、全てのメモリトランジスタ
の浮遊ゲート電極２７に電子が注入された状態になり、
各メモリトランジスタＱｘ＊Ｑｘ＋□及び０Ｍｌ＋２の
しきい値電圧が上昇する。

第１表 この状態が、データが消去された状態である。

この消去モードにおいては、メモリトランジスタの選択
性はないため、全メモリに記憶されていたデータが同時
に消去される。

一方、メモリトランジスタＱＭＩＱＭｔ＋を又はＱ　Ｍ
ｌや２にデータを書込むときは、ビツト線側Ｊと、書込
みをすべきメモリトランジスタＱＭＩＱＭｔ＋を又はＱ
　ｘ＋＋ｚよりもビット線側に接続されているメモリト
ランジスタのワード線Ｘｌ、Ｘ１１又はＸＩ＋２とを高
電位（例えば２０Ｖ）にすると共に、書込むべきメモリ
トランジスタＱＭＩＱＭＩ□又は０Ｍｌ＋２に接続され
たワード線Ｘ＋−Ｘ＋＋皇又はＸ、＋２とソース線Ｓと
を接地電位にする。そうすると、第１のゲート絶縁１［
２４中の電界が強くなり、Ｆ−Ｎ電子トンネル現象によ
り、浮遊ゲート電極２７から電子が放出される。このと
き、制御ゲート電極２８及びドレイン電極に高電圧が印
加されたメモリトランジスタ以外のメモリトランジスタ
の第１のゲート絶縁膜２４の電界は小さくなり、Ｆ−Ｎ
電子トンネル現象を起こさないため、浮遊ゲート２７か
ら電子は放出されない。これにより、メモリトランジス
タへの選択書込みが達成される。書込みを行うべきメモ
リトランジスタが複数の場合は、１個の選択用トランジ
スタＱｓ＋に接続されている複数個のメモリトランジス
タに対して、上述の方法により順次書込みを行う。

また、このデータ書込み時には、選択用トランジスタＱ
　Ｂ　ｌ　＊　１に接続されている第２の選択線ｚ１＋
１はＯＶに保持する必要がある。これは、メモリトラン
ジスタの制御ゲート電極電位がＯｖでも書込みメモリト
ランジスタを介して流れるチャネル性電流があり、この
チャネル性電流を遮断するためである。

メモリトランジスタに記憶されたデータを読み出す場合
は、ビツト線側ＪＩ第１の選択線ｚｌ及び第２の選択線
ｚ１□を５Ｖに固定し、読み出すべきメモリトランジス
タに接続されたワード線Ｘ　ｌ　＃　Ｘ　＋＊ｓ又はＸ
１＋１のみを接地電位に接続する。そうすると、選択さ
れたメモリトランジスタが消去状態の場合、しきい値電
圧は正であるため、電流は流れない。一方、選択された
メモリトランジスタが書込み状態であればしきい値電圧
は負であるため、電流が流れる。この電流をセンスアン
プ等で検出し、夫々の状態を”ｌ”又は”Ｏ″に対応し
た情報として取り扱うことができる。

このように、従来の不揮発性半導体記憶装置は電荷注入
領域、即ち各メモリトランジスタチャネル領域とドレイ
ン領域との間の電気的接続が選択用トランジスタ及びビ
ット線側のメモリトランジスタを介して行われている。

また、各浮遊ゲート電極が夫々のメモリトランジスタの
チャネル領域全面を覆っている。更に、素子分離のため
にフィールド絶縁膜を使用している。更にまた、読み出
し時にも電荷注入領域に読み出し用高電圧が印加される
という特徴を有している。

［発明が解決しようとする課題］ しかしながら、上述の如く、従来の不揮発性半導体記憶
装置は、電荷注入領域への電荷の供給がビット線側のメ
モリトランジスタを介して行われるため、１本の選択線
上のデータの書込みはシーケンシャルに行われる。この
ため、書込みに要する時間が長くなり、特に大容量のＥ
ＥＦＲＯＭにおいて、長大なプログラムを書込むために
は、極めて長い時間を要するという欠点がある。

また、書込み時に、ドレイン電圧は必ず選択用トランジ
スタ及びビット線側のメモリトランジスタを介して供給
されるため、選択されたメモリトランジスタのドレイン
領域への供給電圧はこれらのトランジスタのバックゲー
ト電圧が印加された場合のしきい値電圧骨だけ、ビット
線供給電圧よりも降下した電圧となってしまう。このた
め、ビット線電圧としては、本来書込みに必要な電圧よ
りも高い電圧が必要である。

更に、選択的にメモリトランジスタにデータを書込むと
きに、この選択メモリ以外のメモリトランジスタが全て
書込み済みであった場合、接地電位のソース線上に接続
されている第２の選択トランジスタがないと、選択トラ
ンジスタのしきい値が負になると同時にチャネル電流が
流れてしまつ。

このため、高電圧がチャージポンプ回路等の電流供給能
力が少ない回路で供給されているときは、このチャネル
性電流のために電源電圧の電位降下が起こり、書込み不
良が発生することがある。従って、従来の不揮発性半導
体記憶装置においては、チャネル性電流を遮断するため
の第２の選択用トランジスタが必須であり、不揮発性半
導体記憶装置の集積度の向上が困難である。

更にまた、第８図に横軸に時間をとり、縦軸にしきい値
電圧をとって、書込み及び消去時のメモリトランジスタ
のしきい値の変動を示すように、消去を行うと浮遊ゲー
ト電極に電子が注入されるため、メモリトランジスタの
しきい値が時間と共に上昇する。このため、過剰に消去
を行うと、メモリトランジスタのしきい値が著しく上昇
する。

そして、例えば、読み出し時に、選択された列内にしき
い値電圧が５ｖ程度まで上昇したメモリトランジスタが
存在している場合、しきい値が制御電圧と略々同電位で
あるため、ビット線電流はこのメモリトランジスタによ
り制限されてしまう。

このため、選択メモリにデータが書込まれてぃても、十
分な読み出し電流が得られないことがある。

特に、メモリトランジスタのしきい値が５Ｖ以上となっ
ている場合は読み出し不良が発生する。

更にまた、メモリトランジスタの第１のゲート絶縁膜は
良好な書込み及び消去特性を得るためにその厚さを１０
０λ以下にすることが一般的であるが、このため、読み
出し中であってもドレイン側の電界強度が強いため、ホ
ットエレクトロン現象が発生しやすい。このため、第８
図に示すように、読み出し中にホットエレクトロンが浮
遊ゲート電極に注入されて、誤消去が発生しやすい。

更にまた、素子分離領域に厚い酸化膜によるフィールド
絶縁膜が形成されている。通常、このフィールド絶縁膜
はＬ　ＯＧ　ＯＳ　（Ｌｏｃａｌ　ｏｘｌｄａｔｌｏｎ
ｏｆ　ｓｌ目ｃｏｎ　）技術を使用して形成される。こ
のため、バーズビークが形成されるという難点があり、
またナローチャネル効果のため実効チャネル領域が減少
してしまうという欠点もある。

本発明はかかる問題点に鑑みてなされたものであって、
書込みに要する時間が短く、書込み時の供給電源が低く
、高集積化が可能であり、安定した読み出し及び消去が
可能である不揮発性半導体記憶装置を提供することを目
的とする。

［課題を解決するための手段］ 本発明に係る不揮発性半導体記憶装置は、半導体基板表
面の所定領域に形成された拡散層と、この基板上に形成
された絶縁膜と、この絶縁膜上に所定のパターンで形成
された電荷注入電極と、この電荷注入電極上に形成され
た電極間絶縁膜と、前記基板上の前記絶縁膜上に選択的
に形成されその一端部が前記電極間絶縁膜上に配置され
た浮遊ゲート電極と、この浮遊ゲート電極上に形成され
たゲート絶縁膜と、このゲート絶縁膜上から前記基板上
の前記絶縁膜上に延出して形成された制御ゲート電極と
、を有することを特徴とする。

［作用コ 本発明においては、半導体基板上に絶縁膜を介して電荷
注入電極が形成されており、浮遊ゲート電極の一端部は
電極間絶縁膜を介してこの電荷注入電極上に配置されて
いる。そして、この浮遊ゲート電極上に形成されたゲー
ト絶縁膜上から基板上に形成された絶縁膜上に延出した
領域に制御ゲート電極が形成されている。

本発明に係る不揮発性半導体記憶装置は、データを消去
するときは各メモリトランジスタの浮遊ゲート電極への
電荷注入はこの電荷注入電極から行われる。消去時間を
過剰にして消去を行った場合、メモリトランジスタのし
きい値は制御ゲート電極直下のチャネルしきい値で決定
されるためこのチャネルしきい値以上には高くならない
。これにより、メモリトランジスタのしきい値は所定の
値となり、読み出し時の読み出し不良を回避できる。

また、データ書込み時には各浮遊ゲート電極から電荷注
入電極に向かって直接電子が放出される。

従って、他のメモリトランジスタのしきい値の影響を回
避できるため、低い電圧でデータの書込みを行うことが
できる。更に、この電荷注入電極に流れる電流は微弱な
トンネル電流のみであるので、過電流が流れることを回
避するための第２の選択用トランジスタが不要である。

更にまた、複数個のメモリトランジスタに同時にデータ
を書込むことも可能である。

更にまた、読み出し時においては、例えば電荷注入電極
を接地電位とすることにより、この電荷注入電極をシー
ルドプレート電極として作用させることができるため、
高濃度のチャネルストッパー不純物が不要であり、ナロ
ーチャネル効果を低減できる。

更にまた、メモリトランジスタのチャネル領域は読み出
し時に使用されるのみであるので、浮遊ゲート電極下の
絶縁膜を従来のように極端に薄くする必要がない。従っ
て、この浮遊ゲート電極下の絶縁膜を適正な厚さとする
ことにより、読み出し時の電界強度を低減して、ホット
エレクトロンによる誤消去の発生を抑制できる。

［実施例コ 次に、本発明の実施例について、添付の図面を参照して
説明する。

第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）は第１図（ａ）のＡ−Ａ線による断面図、第
１図（ｃ）は第１図（ａ）のＢ−Ｂ線による断面図、第
１図（ｄ）は第１図（ａ）のＣ−Ｃ線による断面図、第
１図（ｅ）は第１図（ａ）のＤ−Ｄ線による断面図、第
１図（ｆ）は第１図（ａ）のＥ−Ｂ線による断面図であ
る。

半導体基板１表面の所定領域に、基板１と反対導電型の
拡散層３ａ、３ｂ及び３ｃが選択的に形成されている。

基板１上の所定領域には夫々第１のゲート絶縁膜４１選
択用トランジスタのゲート絶縁膜６．シールドプレート
用絶縁Ｂ！Ｘ１４及び第３のゲート絶縁ｆｌａ１７が形
成されている。シールドプレート用絶縁膜１４上には電
荷注入電極１３が帯状に形成されており、この電荷注入
電極１３上にはＦ’−Ｎ）ンネル絶縁膜１５及び電極間
絶縁膜１６が被着されている。そして、第１のゲート絶
縁膜４上には浮遊ゲート電極７が選択的に形成されてい
るが、この浮遊ゲート電極７の一方の端部はＦ−Ｎ）ン
ネル絶縁膜１５を介して電荷注入電極１３上に配置され
ている。この浮遊ゲート？ｔｔ極７上には第２のゲート
絶縁膜５が被着されている。

浮遊ゲー）？１！極７上には、電荷注入電極１３と直交
するようにして、複数本（図では３本）の帯状の制御ゲ
ート電極８が形成されている。そして、この制御ゲート
電極８と平行に、選択用トランジスタのゲート電極９が
形成されている。

そして、全面には層間絶縁膜１０が被覆されている。こ
の層間絶縁膜１０上には金属配線電極１２が所定の配線
パターンで形成されている。この金属配線電極１２は層
間絶縁［１０に選択的に形成されたビット線コンタクト
孔１１を介して拡散層３ａに接続されている。

次に、Ｎチャネルメモリトランジスタの場合について、
本実施例に係る不揮発性半導体記憶装置の製造方法を説
明する。

先ず、Ｐ型半導体基板１の所定領域にヒ素（Ａｓ）をイ
オン注入してソース接続用の拡散層３ｃを形成する。そ
の後、基板１の表面を酸化させてシールドプレート月給
縁ｐｌＸ１４を７００Åの厚さに形成する。

次に、全面にリン（Ｐ）を導入した多結晶シリコン膜を
２０００大の厚さに被着して、複数本の相互に平行な帯
状のパターンを形成し、残膜を除去して、電荷注入電極
１３を得る。

次に、例えば９００　’Ｃに加熱して基板１の表面に３
００λ、電荷注入電極１３の表面に５００λの酸化膜を
夫々形成する。この酸化膜は第１のゲート絶縁膜４及び
Ｆ−Ｎｌ−ンネル絶縁膜１５となる。

次に、全面に多結晶シリコン膜を２０００λの厚さに被
着形成し、この多結晶シリコン膜にリンを導入した後、
所定の形状にバターニングして浮遊ゲート電極７を形成
する。

次に、基板１及び電荷注入電極１３上の不要の残膜を除
去した後、例えば１１５０°Ｃに加熱して基板表面に２
５０大、電荷注入電極１３及び浮遊ゲート電極７の表面
に３５０大の酸化膜を夫々形成する。

この基板１上の酸化膜は第３のゲート絶縁膜１７及び選
択トランジスタゲート絶縁膜６となり、浮遊ゲート電極
７上の酸化膜は第２のゲート絶縁膜５となり、電荷注入
電極１３上の酸化膜は電極間絶縁膜１６となる。

次に、全面に多結晶シリコン膜を４０００λの厚さに被
着形成し、この多結晶シリコン膜にリンを導入した後、
所定のパターンに成形して制御ゲート電極８及び選択用
トランジスタゲート電極９を形成する。

次に、基板１の表面にヒ素を選択的にイオン注入してメ
モリトランジスタ及び選択用トランジスタのソース・ド
レイン領域となる拡散層３ａ及び３ｂを形成する。

次に、全面に、例えばＢＰＳＧ　（ホウ素とリンとを高
濃度で添加したシリコン酸化物）等により層間絶縁［１
０を形成した後、この層間絶縁膜１０の表面から拡散層
３ａに到達するコンタクト孔１１を形成する。

次いで、このコンタクト孔１１を埋め込むようにして、
層間綿ｍｇｉｏ上に所定のパターンで金属配線１２を形
成する。これにより、本実施例に係る不揮発性半導体記
憶装置が完成する。

第２図は本実施例に係る不揮発性半導体記憶装置の等価
回路図である。但し、この不揮発性半導体記憶装置は第
１図（ａ）に示す２個のコンタクト孔１１を通る垂直面
を対称面として同一のトランジスタ群が形成されて、相
互に電気的に接続されて構成されており、第２図にはそ
の２群の部分のみ示す。第１図（ａ）乃至（ｆ）におけ
る制御ゲート電極８は、第２図においてワード線ＸＩＩ
ＪＩＸｌ、Ｊ＋１　＋　ＸＩＩＪ。２１　Ｘ　ｌ＋１．
ＪＩ３１　Ｘ　Ｉ＋Ｉ＋Ｊ。４゜Ｘ　ｌ＋Ｉ＋Ｊ＋ｌｓ
で示される。同様に、金属配線１２はビット線Ｙｋｌｙ
ｋ＋ｔに、電荷注入電極１３はプログラム線Ｗ、、Ｗｋ
、、に、選択用トランジスタゲート電極９は列選択線Ｚ
ｌｌＺＩ＋１により示される。また、選択用トランジス
タは符号Ｑ　Ｓｌｌ＋ｌ＋Ｑ　８に＋Ｉ＋ｌ＋　Ｑｓｋ
＋＋＋ｎ　Ｑｓｋ＋＋＋＋＋ｔで示されており、メモリ
トランジスタは符号Ｑ　Ｍｋ、１Ｑ　Ｍｋ＋Ｊ。。

Ｑ　Ｍｌｌ＋Ｊや２＋　ＱＭｋ、ｒ。３１　ＱＭｋ、＋
４＋　ＱＭｋ＋Ｊ＋５＋Ｑ　Ｍｕ◆Ｉ、ＪＩ　ＱＭｈ◆
Ｉ＋Ｊ＋ＩＩ　ＱＭＩｌ＋ＩＩＪ◆２１　ＱＭｂ・ｈ」
◆３゜Ｑ□１．□や４＋　　ＱＭｌｌ＋Ｉ＋Ｊ＋５で示
されている。メモリトランジスタは１１ゲート電極トラ
ンジスタと、２層ゲートトランジスタとが並列接続され
ている。

本実施例の不揮発性半導体記憶装置の各動作モードにお
けるワード線、プログラム線、ビット線及び列選択線の
電位を下記第２表にまとめて示す。

但し、表中、数値の単位はポル）　（Ｖ）である。

第３図（ａ）乃至（ｈ）は、各メモリトランジスタに着
目して、ワード線、プログラム線、ビット線及び列選択
線の電位とメモリトランジスタの動作を示す回路図であ
る。

ワード線（制御ゲート電極８）とプログラム線〔電荷注
入Ｎ極１３）との電位差が第３図（ａ）及び（ｂ）に示
すように２０Ｖであるとき、即ちバイアス状態のときは
、Ｆ−Ｎ）ンネル絶縁膜１５に電荷を注入するのに十分
な電界が発生し、Ｆ−Ｎトンネル現象が発生する。

このとき、第３図（ａ）に示すようにワード線側が高電
位にバイアスされている場合は、電荷注入電極１３から
浮遊ゲート電極７に向かって電子が注入され、消去が行
われる。この場合、第２表に示すように電圧を印加する
ことにより同一のワード線に接続された複数個のメモリ
トランジスタのデータのみを消去することもできる。し
かし、全てのデータを消去する場合は、非選択メモリト
ランジスタに印加する電圧ストレスが少ない、−括モー
ドで行うことが好ましい。一方、第３図（ｂ）に示すよ
うにプログラム線側が高電位にバイアスされている場合
は、浮遊ゲート電極７から電荷注入電極１３へ電子の放
出が行われ、書込みが行われる。

第３図（Ｃ）乃至（ｆ）に示すように、ワード線又はプ
ログラム線のいずれか一方を中間電位、例えば１０Ｖと
することにより、Ｆ−Ｎ）ンネル絶縁１／Ｘ１５中の電
界が緩和されて同一ワード線及び選択線の書込み禁止や
同一プログラム線の選択的書込み等が実現できる。

第３図（ｇ）に示すように、ワード線とプログラム線と
の間に電位差がない場合は、メモリトランジスタのしき
い値は変動しない。そして、第３図（ｈ）に示すように
、ワード線に６Ｖの電圧が印加されたメモリトランジス
タの情報を読み出すことができる。このとき、電界注入
領域のＭ！Ｘ厚及び膜質を適性に選択することにより、
Ｆ−Ｎｌ−ンネル絶縁膜１５に発生する電界を電子トン
ネル現象が発生する電界強度よりも小さくすることがで
きる。これにより、読み出し中のメモリトランジスタの
しきい値の変動を回避することができる。

上述の如く、本実施例に係る不揮発性半導体記憶装置は
、メモリトランジスタへの書込み及び消去はワード線と
プログラム線との間の電位差のみで制御される。このと
き、ビット線及び列選択線は書込み又は消去には影響を
与えない。しかし、プログラム線（電荷注入電極１３）
にに電圧が印加された場合、寄生チャネルが形成されて
しまうため、ビット線は全て開放状態に保持されること
が好ましい。

第４図は横軸に時間をとり、縦軸にしきい値電圧をとっ
て、本実施例の不揮発性半導体装置を構成するメモリト
ランジスタのしきい値変動特性を示すグラフ図である。

この第４図から明らかなよ。

うに、本実施例においては過剰に消去を行っても、メモ
リトランジスタのしきい値は制御ゲート電極直下のチャ
ネルのしきい値で決定される値以上にはならない。この
ため、過剰の消去動作に起因する読み出し不良を防止で
きる。但し、この場合、長時間のストレスにより電子の
微弱なトンネル現象が発生してしきい値が変動するため
、書き替え回数の設定には注意が必要である。

本実施例において、浮遊ゲート電極７に電荷が注入され
る場合は平面視で浮遊ゲート電極７が電荷注入電極１３
とオーバーラツプしている部分であり、この電荷注入領
域は各メモリトランジスタに個別的に設けられている。

そして、この電荷注入領域への電荷の供給は電気抵抗が
低い電荷注入電極１３により行われる。このため、列方
向に配列したメモリトランジスタへの書込みは、データ
に応じて、ワード線に電圧を印加することにより、−括
に書込むことができる。このため、プログラム書込みに
要する時間を従来に比して短縮することができる。

また、メモリトランジスタのチャネルは浮遊ゲート電極
７と制御電極８とにより夫々構成される。

従って、等価回路においては、制御ゲー）７［１極８に
よりチャネル電位が制御されるトランジスタと、浮遊ゲ
ート電極７によりチャネル電位が制御されるトランジス
タとが並列接続されたものとなる。

このため、書込み時には、浮遊ゲート電極下のチャネル
しきい値がメモリトランジスタのしきい値を決定し、消
去時には２つのチャネル領域のうちの低い方のチャネル
領域（通常は、制御ゲート電極８直下のチャネル領域）
がメモリトランジスタのしきい値を決定する。従って、
消去時に過大な消去を行っても、このしきい値以上には
大きくならないため、読み出し不良を回避できる。

更に、読み出し時にはプログラム線をＯｖに固定して、
電荷注入電極１３をシールドプレートとして使用する。

これにより、各メモリトランジスタのチャネルは電荷注
入電極１３により電気的に分離される。このため、電荷
注入電極１３の電位が寄生チャネルのしきい値以下であ
れば、隣接されたビット間を完全に分離することができ
る。

第５図（ａ）は本発明の第２の実施例を示す平面図、第
５図（ｂ）は第５図（ａ）のＦ−Ｆ線による断面図、第
５図（Ｃ）は第５図（ａ）のＧ−Ｇ線による断面図、第
５図（ｄ）は第５図（ａ）のＨ−Ｈ線による断面図、第
５図（ｅ）は第５図（ａ）のＩ−Ｉ線による断面図、第
５図（ｆ）は第５図（ａ）のＪ−Ｊ線による断面図であ
る。

本実施例が第１の実施例と異なる点はソース配線を多結
晶シ′リコン等の半導体配線層で形成し基板上に配置し
たことにあり、その他の構造は基本的には第１の実施例
と同様であるので、第５図（ａ）乃至（ｆ）において第
１図（ａ）乃至（ｆ）と同一物には同一符号を付してそ
の詳しい説明は省略する。

第１の実施例においては各拡散層３ｂ間に接続を拡ｆｉ
層３ｃにより行っていたが、本実施例においては、基板
１上に形成した半導体配線層１８により各拡散層３ｂ間
を接続している。また、層間絶縁膜１０上に形成された
金属配線１２ａと基板１表面の拡散層３ａとの間にコン
タクト孔１９を埋め込んで形成した半導体配線層１８が
設けられている。

本実施例においては、上述の如く、ソース配線が多結晶
シリコン等による低抵抗の半導体配線層１８により行わ
れているため、ソース寄生抵抗を低減することができる
。また、コンタクト孔１９に埋め込まれる半導体配線層
１８を自己整合的に形成することにより、ビット線コン
タクト１１と選択用トランジスタゲート電極９との間隔
を小さくすることができるという利点がある。

本実施例においても第１の実施例と同様の効果を得るこ
とができる。

［発明の効果コ 以上説明したように、本発明に係る不揮発性半導体記憶
装置は、半導体基板上に絶縁膜を介して電荷注入電極が
形成されており、浮遊ゲート電極の一部が絶縁膜を介し
てこの電荷注入電極上に配置されているから、電荷注入
領域への電荷の注入が電荷注入電極を介して行われるた
め、この電荷注入電極に接続されたメモリトランジスタ
に対して同時に電荷を注入することができる。これによ
り、最大で１列の複数のメモリトランジスタに同時に書
込みを行うとか可能であり、プログラム書込みに要する
時間を従来に比して著しく短縮することができる。この
効果は、データラッチ機能を内蔵した書込み装置、特に
大量のデータを１旦バッファメモリに取込んだ後に書込
みを行うことができる機能を有する書込み装置を使用す
る場合に特に有効であり、大容量の不揮発性半導体装置
に対して、迅速なプログラム書込みが可能である。

また、書込み時の電荷注入領域への電荷の供給は電荷注
入電極から各メモリトランジスタに対して直接前われる
。このため、書込み電圧の降下が発生しないため、低電
圧で書込みが行われると共に、書込みの信頼性が高い。

更に、電荷注入電極からの電流流出は微弱なトンネル電
流以外はない。このため、電荷注入電極からの電流流出
を抑制するための選択用トランジスタが不要である。従
って、半導体装置の集積度を従来に比して向上すること
ができる。

更にまた、消去メモリトランジスタのしきい値は制御ゲ
ート電極下のチャネルのしきい値で決定される。このた
め、過剰の消去を行っても、読み出し時の非選択トラン
ジスタのオン電流は確実に確保できる。また、消去時の
しきい値が一定であるため、安定した読み出し動作が可
能になる。

更にまた、メモリトランジスタのチャネル領域は読み出
しのためにのみ使用される。このため、第１及び第３の
ゲート絶縁膜は２００Å程度以上の厚さで十分である。

この結果、ホットエレクトロンの発生が従来に比して少
なくなり、読み出し時に誤消去の発生が抑制される。

更にまた、隣り合う列のメモリトランジスタのチャネル
は電荷注入電極を接地電位とすることにより素子分離さ
れる。このため、実効メモリトランジスタチャネルの設
計値からの細りは少なく、高濃度のチャネルストッパー
不純物が不要のため、ナローチャネル効果が抑制される
。従って、大きなチャネル電流を得ることができる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）は第１図（ａ）のＡ−Ａ線による断面図、第
１図（Ｃ）は第１図（ａ）のＢ−ＢＡＩによる断面図、
第１図（ｄ）は第１図（ａ）のＣ−Ｇ線による断面図、
第１図（ｅ）は第１図（ａ）のＤ−Ｄ線による断面図、
第１図（ｆ）は第１図（ａ）のＥ−Ｅ線による断面図、
第２図は同じくその等価回路図、第３図（ａ）乃至（ｈ
）は個々のメモリトランジスタに着目して、ワード線、
プログラム線、ビット線及び列選択線の電位とメモリト
ランジスタの動作を示す回路図、第４図は横軸に時間を
とり、縦軸にしきい値電圧をとって、メモリトランジス
タの　　　　　　　−しきい 値変動特性を示すグラフ図、第５図（ａ）は本発明の第
２の実施例を示す平面図、第５図（ｂ）は第５図（ａ）
のＦ−Ｆ線による断面図、第５図（Ｃ）は第５図（ａ）
のＧ−Ｇ線による断面図、第６図（ｄ）は第５図（ａ）
のＨ−Ｅ線による断面図、第５図（ｅ）は第５図（ａ）
のＩ−Ｉ線による断面図、第５図（ｆ）は第５図（ａ）
のＪ−Ｊ線による断面図、第６図（ａ）は従来の不揮発
性半導体記憶装置の一例を示す平面図、第６図（ｂ）は
第６図（ａ）のに−に線による断面図、第６図（Ｃ）は
第６図（ａ）のＬ−Ｌ線による断面図、第６図（ｄ）は
第６図（ａ）のＭ−Ｍ線による断面図、第７図は同じく
その不揮発性半導体記憶装置の等価回路図、第８図は横
軸に時間をとり、縦軸にしきい値電圧をとって従来の不
揮発性半導体記憶装置の書込み及び消去時におけるメモ
リトランジスタのしきい値の変動特性を示すグラフ図で
ある。 １．２１；半導体基板、３ａｍ　３ｂ＋　３ｃ＋　２３
ａ、２３ｂ；拡散層、４．２４；第１のゲート絶ｍ膜、
５．２５；第２のゲート絶縁膜、６．２６；選択用トラ
ンジスタのゲート絶縁膜、７，２７；浮遊ゲート電極、
８．２８；制御ゲート電極、９．２９；選択用トランジ
スタのゲート電極、１０．３０；層間絶縁膜、１１．１
９．３１；コンタクト孔、１２＋　　１２ａ＋　３２；
金属配線、１３；電荷注入電極、１４；シールドプレー
ト月給縁膜、１５；Ｆ−Ｎ）ンネル絶縁膜、１６；電極
間絶縁膜、１７；第３のゲート絶縁膜、１８；半導体配
線層

Claims (1)

【特許請求の範囲】
1. （１）半導体基板表面の所定領域に形成された拡散層と
   、この基板上に形成された絶縁膜と、この絶縁膜上に所
   定のパターンで形成された電荷注入電極と、この電荷注
   入電極上に形成された電極間絶縁膜と、前記基板上の前
   記絶縁膜上に選択的に形成されその一端部が前記電極間
   絶縁膜上に配置された浮遊ゲート電極と、この浮遊ゲー
   ト電極上に形成されたゲート絶縁膜と、このゲート絶縁
   膜上から前記基板上の前記絶縁膜上に延出して形成され
   た制御ゲート電極と、を有することを特徴とする不揮発
   性半導体記憶装置。