JPH0332093B2 - - Google Patents

Info

Publication number
JPH0332093B2
JPH0332093B2 JP60015650A JP1565085A JPH0332093B2 JP H0332093 B2 JPH0332093 B2 JP H0332093B2 JP 60015650 A JP60015650 A JP 60015650A JP 1565085 A JP1565085 A JP 1565085A JP H0332093 B2 JPH0332093 B2 JP H0332093B2
Authority
JP
Japan
Prior art keywords
cache
register
data
buffer
disk
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60015650A
Other languages
English (en)
Other versions
JPS617967A (ja
Inventor
Oiisu Herunando
Ei Katsutsu Neiru
Emu Fuaareru Robaato
Dei Beekaa Aanesuto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS617967A publication Critical patent/JPS617967A/ja
Publication of JPH0332093B2 publication Critical patent/JPH0332093B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＩ／Ｏコントローラに係り、更に詳細
に説明すればデイスク等の２個以上の逐次記憶装
置を制御するためのＩ／Ｏキヤツシユを備えた
Ｉ／Ｏコントローラに係る。
〔開示の概要〕
本発明に従つたＩ／Ｏコントローラは、特性が
互いに異なる複数の逐次記憶装置とプロセツサと
の間に設けられており、またその内部にキヤツシ
ユ記憶装置を備えている。このＩ／Ｏコントロー
ラの内部に設けられたデバイス母線は、バツフア
RAMを複数のレジスタを通して前記逐次記憶装
置へ結合するとともに、バツフア・レジスタにも
結合する。同様に、キヤツシユ母線は、このバツ
フア・レジスタをキヤツシユ記憶装置へ結合する
とともに、チヤネル・レジスタを通してプロセツ
サにも結合する。前記逐次記憶装置からのデータ
は、バツフアRAMを通してバツフア・レジスタ
へ転送される。従つて、デバイス・データ流とキ
ヤツシユ・データ流は互いに独立なものとなる。
〔従来技術〕
代表的なコンピユータ・システムは、大量のデ
ータ又はプログラムを記憶するための、周辺逐次
記憶装置を含んでいる。逐次記憶装置には様々な
種類があり、そのうち最も代表的なものはハー
ド・デイスク及びフロツピー・デイスク（デイス
ケツトとも呼ばれる）である。ハード・デイスク
は、比較的大量のデータを記憶し、典型的な記憶
容量は15〜30メガバイトである。ハード・デイス
クのアクセス時間は半導体メモリに比べると相対
的に長いが、他の種類の磁気デイスクよりもずつ
と速いのが普通である。しかし、ハード・デイス
クは、コストが高く、かさばり、運搬し難いとい
う欠点がある。フロツピー・デイスクは、それと
違つた反対の特性がある。その記憶容量は比較的
小さく、1.2メガバイト程度であり、そのアクセ
ス時間はハード・デイスクよりも長いのが普通で
ある。しかし、フロツピー・デイスクもデイスケ
ツト駆動機構も比較的安価で、コンパクトであ
り、デイスケツトの貯蔵と運搬は容易である。し
たがつて、同一のコンピユータ・システムにハー
ド・デイスクとデイスケツトを含めると好都合な
ことが多い。その他の種類の逐次記憶装置もコン
ピユータ・システムで使用でき、そ代表例は、光
デイスク、カセツト・テープ、バブル・メモリお
よび電荷結合素子であり、それぞれ別々の特性を
もつている。
ほとんどすべての逐次記憶装置に共通する問題
は、半導体ランダム・アクセス記憶装置
（RAM）に比べてアクセス時間が遅いことであ
る。この問題は、２つの部分からなつている。逐
次記憶装置の時刻は、コンピユータのデータ母線
とは異なる速度であり、これよりずつと遅いのが
普通である。もつと基本的な問題は、逐次記憶装
置の逐次性によるものである。逐次記憶装置から
データを取り出すには、RAMとは違つて有限の
時間が必要である。デイスクの場合、データは複
数の平行なトラツクに記憶され、読取りヘツドが
要求されたトラツクへ機械的に動く。もし要求さ
れたトラツクと、読取りヘツドが現在位置するト
ラツクとが異なれば、ヘツドの機械的移動に比較
的長い時間が必要である。読取りヘツドが正しい
位置に来ると、絶えず回転しているデイスクは要
求されているセクタまで回転しなければならな
い。いわゆる回転待ち時間である。平均的な回転
待ち時間は、デイスク回転周期の半分である。す
なわち、アクセス開始からデータの読取り開始ま
でに、シーク時間と回転待ち時間がかかる。その
結果、逐次記憶装置は高速のCPUの操作を遅ら
せることが多い。
逐次記憶装置の遅いアクセス時間を減らす一つ
の方法が、1981年６月５日出願の米国特許出願番
号第270951号に記載されている。この特許出願
は、逐次記憶装置と関連するＩ／Ｏキヤツシユの
使用を開示している。逐次記憶装置から或るレコ
ードが要求されると、隣接するいくつかのレコー
ドもＩ／Ｏキヤツシユに読み込まれる。キヤツシ
ユ・コントローラが、Ｉ／Ｏキヤツシユの内容を
覚えている。その後、CPUからこれらの隣接す
るレコードの一つに対する要求があると、キヤツ
シユ・コントローラはそれがキヤツシユ中に存在
することを決定し、そして低速の磁気デイスクに
アクセスすることなく、このデータを直ちに
CPUに供給する。キヤツシユは、デイスクの機
械的速度ではなく、電子的速度で作動する。Ｉ／
Ｏキヤツシユの有用性は、いわゆるデータの局所
性に基づくものである。
〔発明が解決しようとする問題点〕
前記特許出願のＩ／Ｏキヤツシユ・コントロー
ラは、多数のデイスクについて使用することがで
きる。コントローラは比較的複雑であり、一度に
一つのデイスクしか使用されないので、この多重
使用は望ましい。しかし、前記特許出願は、その
コントローラを異なる特性をもつ複数のデイスク
について使用する方法を開示していない。すなわ
ち、コンピユータ・システムがハード・デイスク
とデイスケツトの両方を含む場合、複数のコント
ローラを用意する必要があるか、または追加回路
が必要となる。
したがつて、本発明の目的は、異なる特性をも
つ複数の逐次記憶装置をサポートできる、Ｉ／Ｏ
キヤツシユを備えたＩ／Ｏコントローラを提供す
ることにある。
〔問題点を解決するための手段〕
本発明は、Ｉ／Ｏキヤツシユを備えたＩ／Ｏコ
ントローラとして要約することができる。この
Ｉ／Ｏコントローラは、複数の逐次記憶装置の一
つから受取られた直列データを非直列化するとと
もに、これを並列のデバイス母線を介して中規模
のバツフアRAM（ランダム・アクセス記憶装置）
へ転送する。Ｉ／Ｏコントローラに関連して設け
られた大規模のキヤツシユRAMは、並列のキヤ
シユ母線を介してプロセツサとの間でデータを授
受する。バツフアRAMとキヤツシユRAMの間
でデータ流は、デバイス母線とキヤツシユ母線を
介して供給され、バツフア・レジスタがこれらの
２つの母線の間のインターフエースとして働ら
く。デバイス母線とキヤシユ母線は、独立に作動
できる。
〔実施例〕
本発明は、２個以上の逐次記憶装置をサポート
するためのＩ／Ｏキヤツシユを備えたコントロー
ラである。これらの逐次記憶装置は互いに特性が
異なつていてもよい。本発明のコントローラ８の
一実施例のブロツクが第１図に示してある。そこ
に示されている２個の逐次記憶装置は、フロツピ
ー・デイスク１０とハード・デイスク１２であ
る。フロツピー・デイスク１０とハード・デイス
クは記憶容量が違うだけでなく、２つのデイスク
１０と１２は著しく異なる逐次データ速度で逐次
データを供給する。
フロツピー・デイスク１０からのデータは単一
の逐次データ線１４を通つて可変周波数発振器
（VFO）１６に導かれる。この発振器は、データ
の伝送速度にもとづいて刻時信号を供給する。同
期化されたデータは、次に直列化／非直列化装置
（SER／DES）１８に導かれる。この装置は、フ
ロツピー・デイスク１０からのデータが読取られ
るとき、この逐次データを１バイト幅の書式に変
換するためのものである。次に、このデータは１
バイト幅の母線２０に導かれる。データをフロツ
ピーデイスク１０に書き込むときは、直列化／非
直列化装置１８は並列データを直列データ・スト
リームに変換するという逆の機能を行なう。
ハード・デイスク１２は幾らか似たやり方でシ
ステムにインターフエースされている。しかし、
可変周波数発振器１６と直列化／非直列化装置１
８の機能は、デイスク・インターフエース２２に
統合されている。インターフエース２２の機能
は、発振器１６と直列化／非直列化装置１８の機
能とやや似ているが、ハード・デイスク１２への
インターフエースはフロツピー・デイスク１０の
場合よりもかなり難しくしたがつてインターフエ
ース２２はそれ自身のカードを占有することにな
る。これに対し、可変周波数発振器１６と直列
化／非直列化装置は、コントローラ８のカード上
に含めることができる。この違いは、フロツピ
ー・デイスク１０とハード・デイスク１２の異な
る特性を示すものにすぎない。インターフエース
２２の並列出力は、便宜上、２つの１バイト幅母
線２３で表されているものとする。直列化／非直
列化装置１８からの母線２０は、フロツピー・デ
イスク・レジスタ２４に導かれる。このレジスタ
は18×１ビツトである。またデバイス母線２８を
構成する２つの１バイト幅母線２６も、フロツピ
ー・デイスク・レジスタ２４に接続されている。
すなわち、フロツピー・デイスク・レジスタ２４
は、２つの並列データ・バイトをデバイス母線２
８に出力する毎に、母線２０から２度読取りを行
う。デイスク・レジスタ３０は18×１ビツトであ
るが、その一方の側はデバイス母線２８に、他方
の側はインターフエース２２からの母線２３に接
続されている。デイスク・レジスタ３０のいずれ
の側の母線も幅が等しい。フロツピー・デイス
ク・レジスタ２４とデイスク・レジスタ３０は本
発明の不可欠な部分ではなく、直列化／非直列化
装置１８とデイスク・インターフエース２２の設
計をうまくすれば、省略することができる。
ここで注意すべきは、前記の説明はデイスク１
０と１２の読取り操作についてはそのままあては
まるが、実際にはデイスク１０と１２への書込み
を可能にするために、このデータ流は両方向であ
るということである。
デバイス母線２８は、バツフアRAM３２にも
接続されている。この実施例では、バツフア
RAMは半導体記憶装置であり、記憶容量は１キ
ロバイトで先入れ先出しバツフアとして作動す
る。１キロバイトのサイズは、フロツピー・デイ
スク１０またはハード・デイスク１２からの完全
な１データ・レコードに対応するものである。本
発明の典型的な用途では、データがデイスク１０
または１２から読取られる場合、このデータは一
度に２バイトずつバツフアRAM３２に直接読み
込まれる。次に、このデータはコントローラ８の
残りの部分およびプロセツサ４６に、先入れ先出
し式に送られる。バツフアRAM３２へ出入りす
るデータ流の速度は同じでなくてもよい。
同様に、データをデイスク１０および１２に書
込む場合、このデータをまずバツフアRAM３２
に書込み、次に１度に２バイトずつフロツピー・
デイスク・レジスタ２４またはデイスク・レジス
タ３０に転送し、そこから要求されたデイスク１
０または１２に送る。デイスク・コントローラ内
部で１レコード・サイズのバツフアRAMを使用
することは、IBMテクニカル・デイスクロージ
ヤ・ブレテイン（IBM Technical Disclosure
Bulletin）Vol.25、No.10、1983年３月の5242−
5244頁に記載されている。ここで注意すべきは、
フロツピー・デイスク・レジスタ２４およびデイ
スク・レジスタ３０とのデータ転送は、デイスク
１０または１２のデータ速度によつて制御されね
ばならない、ということである。ただし、バツフ
アRAM３２からシステムの残りの部分へのデー
タ転送は、半導体デバイスに特有のずつと速い速
度で行なうことができる。
これまでに説明したことは、デバイスのデータ
流、すなわちデイスク１０，１２とのデータ流に
ついてである。コントローラ８の残りの部分との
インターフエースは、デバイス母線２８に接続さ
れたバツフア・レジスタ３４によつて与えられ
る。バツフア・レジスタ３４のサイズは18×１ビ
ツトである。バツフア・レジスタ３４のもう１方
の側には、２つの１バイト幅母線３８からなるキ
ヤツシユ母線３６が設けられている。キヤツシユ
母線３６はチヤネル・レジスタ４０とキヤツシ
ユ・レジスタ４２にも接続されている。チヤネ
ル・レジスタ４０とキヤツシユ・レジスタ４２
は、どちらも18×１ビツトである。チヤネル・レ
ジスタ４０は論理回路４４の一部であり、該論理
回路は高速データ・バイパスおよびコントローラ
８とプロセツサ４６の間にハンドシエイク制御の
ために使用される。論理回路４４は、米国特許第
4246637号に記載されている。チヤネル・レジス
タ４０はサイクル・スチール・データ・レジスタ
とも呼ばれる。論理回路４４とプロセツサ４６の
間の通信は、Ｉ／Ｏチヤネル母線４８を介して行
われる。本発明では、チヤネル・レジスタ４０
を、一度に２つの並列データ・バイトを取り出
す、外界へのポートとみなすことができる。
キヤツシユRAM５２とのデータ流を含む、バ
ツフア・レジスタ３４とＩ／Ｏチヤネル母線４８
の間のデータ流れは、キヤツシユ・データ流であ
る。２つの１バイト幅母線５０が、キヤツシユ・
レジスタ４２をキヤツシユRAM５２に接続す
る。キヤツシユRAM５２の記憶容量は64キロバ
イトであり、従つてデイスク１０および１２のた
めに64個のデータ・レコードを保持することがで
きる。キヤツシユRAM５２は、デイスク１０ま
たは１２よりもずつと速くアクセスできる半導体
RAMである。チヤネル・レジスタ４２が必要で
ある理由は、キヤツシユRAM５２用のハンドシ
エーク制御が、論理回路４４のハンドシエーク制
御と異なるからである。したがつて、ハンドシエ
ーク制御を適切に設計すると、キヤツシユ・レジ
スタ４２を省略することが可能である。キヤツシ
ユ・システムは、プロセツサ４６がデイスク１０
および１２の一方からデータ・レコードを要求し
たとき、多数のレコードがデイスク１０または１
２からキヤツシユRAM５２に転送されるように
作動する。例えば、レコードＮが要求された場
合、Ｎ−31からＮ＋31までのすべてのレコード
が、キヤツシユRAM５２に転送される。次に、
要求されたレコードＮがキヤツシユRAM５２か
らプロセツサ４６に再転送される。その後、プロ
セツサ４６が読取りまたは書込みのためにレコー
ドＮ−31からＮ＋32のうちの１つを要求すると、
かかるデータの原コピーを保持するデイスク１０
または１２の代りに、キヤツシユRAM５２に対
して操作が実施される。これらの内容がプロセツ
サ４６によつて更新された場合は、キヤツシユ
RAM５２の内容を適当な時機にデイスク１０ま
たは１２の元の位置に戻すことが必要である。
マイクロプロセツサ５４は、読取り専用記憶装
置（ROS）５６に記憶されているマイクロコー
ドにもとづいて、キヤツシユへのデータ流を制御
する。マイクロプロセツサ５４はそれ自体の記憶
域ないしRAM５８を備えており、その内部にキ
ヤツシユRAM５２の内容を覚えておくためのデ
イレクトリを含んでいる。プロセツサ４６が或る
データ・レコードを要求すると、マイクロプロセ
ツサ５４はそのRAM５８中のデイレクトリを調
べて、キヤツシユRAM５２にそのレコードが保
持されているかどうかを決定し、保持されている
場合は、デイスク１０または１２からの読取りは
不要である。しかし、要求されたレコードがキヤ
ツシユRAM５２に保持されていない場合は、よ
り低速のデイスク１０または１２で読取りまたは
書込みを実施しなければならない。
マイクロプロセツサ５４は、シーケンサ６０を
も制御する。このシーケンサ６０は、コントロー
ラ８のデバイス・データ流セクシヨンにおけるす
べてのデータ流について経路制御論理を与える。
キヤツシユRAM５２の使用およびデータ編成
は、マイクロプロセツサ５４の制御下で変えるこ
とができる。前述のモードでは、キヤツシユ
RAM５２は、デイスク１０または１２からの一
回の読取りで充たされる。すなわち、デイスク１
０または１２とキヤツシユRAM５２の間で、64
レコードのブロツク単位でデータが転送されるの
である。代替的に、キヤツシユRAMをフロツピ
ー・デイスク１０またはハード・デイスク１２の
専用にすることもできる。もう一つの魅力的な代
替方法は、キヤツシユRAM５２の半分をフロツ
ピー・デイスク１０に割り当て、他の半分をハー
ド・デイスク１２に割り当てて、データを一度に
32レコードずつ転送できるようにすることであ
る。またキヤツシユRAM５２を、フロツピー・
デイスク１０またはハード・デイスク１２からの
別々の非連続ブロツクを保持することができるよ
うに細分することも可能である。この細分は、マ
イクロプロセツサ５４によつて動的に変更でき
る。
次に、このコントローラ８におけるデータ流の
主なモードを説明する。フロツピー・デイスク１
０からの読取り操作では、データはフロツピー・
デイスク・レジスタ２４からバツフアRAM３２
に転送される。次に、このデータはバツフア
RAM３２からバツフア・レジスタ３４を経て転
送される。フロツピー・デイスク１０への書込み
操作は前述と逆の経路をたどり、バツフア・レジ
スタ３４からバツフRAM３２を経てフロツピ
ー・デイスク・レジスタ２４への方向で行われ
る。同様に、ハード・デイスク１２からのデータ
読取りでは、データはデイスク・レジスタ３０か
らバツフアRAM３２を経てバツフア・レジスタ
３４に転送される。また同様にして、ハード・デ
イスク１２へのデータ書込みでは、データはバツ
フア・レジスタ３４からバツフアRAM３２を経
てデイスク・レジスタ３０に転送される。
データをバツフア・レジスタ３４とフロツピ
ー・デイスク・レジスタ２４またはデイスク・レ
ジスタ３０との間で直接にデータを転送すること
によつて、バツフアRAM３２をバイパスするこ
とができる。バツフア・レジスタ３４とデイス
ク・レジスタ３０の間の直接転送は、ハード・デ
イスク１２のデータ速度の方が早いため、実現す
ることが比較的難しい。バツフアRAM３２をバ
イパスすることが望ましいのは、デイスク１０ま
たは１２との間で大量のデータを転送する場合で
あつて、キヤツシユ母線３６が他のデータ転送の
ために使用されていないような場合である。
キヤツシユ・データ流の主な操作では、データ
は、バツフア・レジスタ３４とキヤツシユ・レジ
スタ４２の間およびキヤツシユ・レジスタ４２と
チヤネル・レジスタ４０の間で転送される。先に
述べたように、デイスク１０および１２の一方か
ら１データ・レコードが要求されると、複数のレ
コードから成るブロツクがバツフア・レジスタ３
４とキヤツシユ・レジスタ４２を経てキヤツシユ
RAM５２に転送される。次に、要求されたレコ
ードは、キヤツシユRAM５２からチヤネル・レ
ジスタ４０に、またはそこからプロセツサ４６に
直ちに転送される。マイクロプロセツサ５４は、
キヤツシユRAM５２に記憶されているレコード
を覚えておくためのデイレクトリをRAM５８に
保持している。プロセツサ４６がその後にデイス
ク１０または１２からレコードを読取りたい場
合、マイクロプロセツサ５４はそのRAM５８内
のデイレクトリを調べることにより、要求された
レコードがキヤツシユRAM５２に保持されてい
るかどうかを決定する。要求されたレコードが保
持されている場合、そのレコードはキヤツシユ
RAM５２からキヤツシユ・レジスタ４２を経て
チヤネル・レジスタ４０に転送され、こうしてデ
イスク１０または１２への物理的アクセスが回避
される。同様に、プロセツサ４６がデイスク１０
または１２にレコードを書込むときは、マイクロ
プロセツサ５４がそのRAM５８内のデイレクト
リを調べて、そのレコードが既にキヤツシユ
RAM５２に保持されているかどうかを決定す
る。もし保持されていれば、そのレコードがキヤ
ツシユRAM５２に重ね書きされる。RAM５８
内のデイレクトリは、キヤツシユRAM５２に保
持されているどのレコードがプロセツサ４６によ
つて書込みまたは更新されたかということも示
す。新しいデータ・ブロツクのためにキヤツシユ
RAM５２が必要となる場合、以前に書込まれた
または更新された既存のレコードは、まず適切な
デイスク１０，１２に転送され、その後に新しい
ブロツクがキヤツシユRAM５２に読込まれる。
一部のレコードだけが更新された場合、あるいは
一つまたは二三のレコードについてプロセツサ４
６がデイスク書込みを行つた場合、キヤツシユ
RAM５２中の全ブロツクを適切なデイスク１０
または１２に転送する必要はない。
この実施例では、Ｉ／Ｏコントローラ８のキヤ
ツシユ能力を選択解除することもできる。この場
合、データはバツフア・レジスタ３４とチヤネ
ル・レジスタ４０の間で直接転送される。キヤツ
シユRAM５２をバイパスする理由の一つは、キ
ヤツシユRAM５２とキヤツシユ・レジスタ４２
を除くコントローラ８内の他の部分を診断する必
要があるということである。キヤツシユをバイパ
スするもう一つの場合は、デイスク１０または１
２から読取られるデータが、実行すべきプログラ
ムを含んでいる場合である。この場合、プログラ
ムの連続する大ブロツクが転送されるはずで、そ
れが再び要求されたり再書込みされる確率は小さ
い。
バツフア・レジスタ３４とデバイス母線２８お
よびキヤツシユ母線３６を使用することによつ
て、デバイス・データ流とキヤツシユ・データ流
を分離することができる。キヤツシユRAM５２
とチヤネル母線４８の間でデータを転送すると同
時に、バツフアRAM３２とデイスク１０，１２
の一方の間でデータを転送することができる。
Ｉ／Ｏコントローラにバツフアを設けるという着
想は、米国特許第4159516号に開示されている。
ある種の極端な設計では、バツフアRAM３２を
別のキヤツシユ金属媒体として用いることも可能
である。その場合、バツフアRAM３２は１デー
タ・レコードを一時的に記憶するために使われる
ことになろう。プロセツサ４６がバツフアRAM
３２に保持されている何れかのバイトに書込みた
い場合、デイスクをアクセスすることなくそのバ
イトがバツフアRAM３２で更新される。この改
良形では、バツフアRAM３２用のデイレクトリ
が必要であり、またその先入れ先出し式アクセス
に加えてバツフアRAM３２のランダム・アクセ
スも必要になる。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、
Ｉ／Ｏコントローラ８にキヤツシユRAM５２、
バツフアRAM３２およびバツフア・レジスタ３
４が設けられているので、デバイス母線２８およ
びキヤツシユ母線３８をそれぞれ独立に作動させ
ることができる。従つて、キヤツシユRAM５２
とプロセツサ４６の間のデータ流に重大な影響を
与えることなく、タイミング特性が異なる複数の
逐次記憶装置１０と１２をサポートすることがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロツク図で
ある。 １０……フロツピー・デイスク、１２……ハー
ド・デイスク、２４……フロツピー・デイスク・
レジスタ、３０……デイスク・レジスタ、３２…
…バツフアRAM、３４……バツフア・レジス
タ、４０……チヤネル・レジスタ、４４……論理
回路、４６……プロセツサ、５２……キヤツシユ
RAM、２４……マイクロプロセツサ。

Claims (1)

  1. 【特許請求の範囲】 １ 下記の構成要素(イ)ないし(リ) (イ) デバイス母線。 (ロ) 記憶装置の各々に関連してそれぞれ設けら
    れ、関連する前記記憶装置と前記デバイス母線
    の間でデータを転送するように該デバイス母線
    にそれぞれ接続された複数のインターフエース
    手段。 (ハ) 前記デバイス母線へ接続されたバツフア記憶
    装置。 (ニ) 前記デバイス母線へ接続されたバツフア・レ
    ジスタ。 (ホ) 前記デバイス母線を介して行なわれる前記イ
    ンターフエース手段と前記バツフア記憶装置と
    の間のデータの転送及び前記バツフア記憶装置
    と前記バツフア・レジスタとの間のデータ転送
    をそれぞれ制御するための第１の制御論理手
    段。 (ヘ) 前記バツフア・レジスタへ接続されたキヤツ
    シユ母線。 (ト) 前記キヤツシユ母線へ接続されたキヤツシユ
    記憶装置。 (チ) 当該Ｉ／Ｏコントローラと前記プロセツサと
    の間のインターフエースとして作動するように
    前記キヤツシユ母線へ接続されたチヤネル・レ
    ジスタ。 (リ) 前記バツフア・レジスタと前記キヤツシユ記
    憶装置との間のデータ転送及び前記キヤツシユ
    記憶装置と前記チヤネル・レジスタとの間のデ
    ータ転送をそれぞれ制御するための第２の制御
    論理手段。 とから構成され、 前記(イ)デバイス母線、(ロ)複数のインターフエー
    ス手段、(ハ)バツフア記憶装置、(ニ)バツフア・レジ
    スタ、間におけるデータ転送制御と、 前記(ヘ)キヤツシユ母線、(ト)キヤツシユ記憶装
    置、(チ)チヤネル・レジスタ、及び(ニ)バツフア・レ
    ジスタ、間におけるデータ転送制御とを、 全く独立の制御論理手段である、 (ホ)第１の制御論理手段、及び (リ)第２の制御論理手段、 によつて各々行う構成としたことを特徴とする複
    数の記憶装置とプロセツサとを結合するための
    Ｉ／Ｏコントローラ。
JP60015650A 1984-06-15 1985-01-31 Ｉ／ｏコントロ−ラ Granted JPS617967A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US62098184A 1984-06-15 1984-06-15
US620981 1984-06-15

Publications (2)

Publication Number Publication Date
JPS617967A JPS617967A (ja) 1986-01-14
JPH0332093B2 true JPH0332093B2 (ja) 1991-05-09

Family

ID=24488225

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60015650A Granted JPS617967A (ja) 1984-06-15 1985-01-31 Ｉ／ｏコントロ−ラ

Country Status (9)

Country Link
US (1) US4825357A (ja)
EP (1) EP0164550B1 (ja)
JP (1) JPS617967A (ja)
AR (1) AR241397A1 (ja)
AU (1) AU4193585A (ja)
BR (1) BR8502592A (ja)
CA (1) CA1235231A (ja)
DE (1) DE3586299T2 (ja)
ES (1) ES8702678A1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218685A (en) * 1987-01-02 1993-06-08 General Electric Company System for write once read many optical storage devices to appear rewritable
JP2767587B2 (ja) * 1988-02-02 1998-06-18 富士通株式会社 ローカル端末シミュレータ
JPH01204167A (ja) * 1988-02-09 1989-08-16 Fujitsu Ltd ローカル端末シミュレータにおける入出力動作シミュレート方式
US5016121A (en) * 1988-02-25 1991-05-14 Tandon Corporation Disk drive controller system
US5121480A (en) * 1988-07-18 1992-06-09 Western Digital Corporation Data recording system buffer management and multiple host interface control
US5253351A (en) * 1988-08-11 1993-10-12 Hitachi, Ltd. Memory controller with a cache memory and control method of cache memory including steps of determining memory access threshold values
DE68923863T2 (de) * 1989-01-13 1996-03-28 Ibm Ein-/Ausgabecachespeicherung.
US5689670A (en) * 1989-03-17 1997-11-18 Luk; Fong Data transferring system with multiple port bus connecting the low speed data storage unit and the high speed data storage unit and the method for transferring data
EP0398523A3 (en) * 1989-05-19 1991-08-21 Hitachi, Ltd. A device for data i/o and execution support in digital processors
JPH03100718A (ja) * 1989-09-13 1991-04-25 Hitachi Ltd バッファ付きディスク装置の入出力処理方法
US5297270A (en) * 1989-11-13 1994-03-22 Zenith Data Systems Corporation Programmable cache memory which associates each section of main memory to be cached with a status bit which enables/disables the caching accessibility of the particular section, and with the capability of functioning with memory areas of varying size
FR2659460B1 (fr) * 1990-03-08 1992-05-22 Bull Sa Sous-systeme peripherique de memoire de masse.
US5289581A (en) * 1990-06-29 1994-02-22 Leo Berenguel Disk driver with lookahead cache
JP2550444B2 (ja) * 1991-03-07 1996-11-06 富士通株式会社 デバイス制御装置
JP2836283B2 (ja) * 1991-04-11 1998-12-14 日本電気株式会社 バッファ管理方式
EP0685803B1 (en) 1994-06-03 2001-04-18 Hyundai Electronics America Method of producing an electrical device adapter
US5577213A (en) * 1994-06-03 1996-11-19 At&T Global Information Solutions Company Multi-device adapter card for computer
US5559422A (en) * 1994-07-01 1996-09-24 Welch Allyn, Inc. Wall transformer
US5661848A (en) * 1994-09-08 1997-08-26 Western Digital Corp Multi-drive controller with encoder circuitry that generates ECC check bytes using the finite field for optical data for appending to data flowing to HDA
US5893147A (en) * 1994-12-22 1999-04-06 Intel Corporation Method and apparatus for distinguishing system memory data from alternative memory data in a shared cache memory
US6421755B1 (en) 1999-05-26 2002-07-16 Dell Usa, L.P. System resource assignment for a hot inserted device
US6728823B1 (en) * 2000-02-18 2004-04-27 Hewlett-Packard Development Company, L.P. Cache connection with bypassing feature
US6701390B2 (en) * 2001-06-06 2004-03-02 Koninklijke Philips Electronics N.V. FIFO buffer that can read and/or write multiple and/or selectable number of data words per bus cycle
US20060282602A1 (en) * 2005-06-09 2006-12-14 Tse-Hsine Liao Data transmission device and method thereof
KR20100085564A (ko) * 2009-01-21 2010-07-29 삼성전자주식회사 데이터 처리 시스템과 데이터 처리 방법
CN102437843B (zh) * 2011-11-30 2013-10-16 中国科学院微电子研究所 高电压开关电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3931615A (en) * 1974-07-22 1976-01-06 Scientific Micro Systems Controller for digital devices
US3980993A (en) * 1974-10-17 1976-09-14 Burroughs Corporation High-speed/low-speed interface for data processing systems
US4084231A (en) * 1975-12-18 1978-04-11 International Business Machines Corporation System for facilitating the copying back of data in disc and tape units of a memory hierarchial system
US4210959A (en) * 1978-05-10 1980-07-01 Apple Computer, Inc. Controller for magnetic disc, recorder, or the like
JPS55143635A (en) * 1979-04-24 1980-11-10 Nec Corp Input-output controller
US4245307A (en) * 1979-09-14 1981-01-13 Formation, Inc. Controller for data processing system
US4392200A (en) * 1980-01-28 1983-07-05 Digital Equipment Corporation Cached multiprocessor system with pipeline timing
US4371929A (en) * 1980-05-05 1983-02-01 Ibm Corporation Multiprocessor system with high density memory set architecture including partitionable cache store interface to shared disk drive memory
JPS5759243A (en) * 1980-09-26 1982-04-09 Toshiba Corp Buffer circuit
US4394733A (en) * 1980-11-14 1983-07-19 Sperry Corporation Cache/disk subsystem
SE445270B (sv) * 1981-01-07 1986-06-09 Wang Laboratories Dator med ett fickminne, vars arbetscykel er uppdelad i tva delcykler
JPS57120144A (en) * 1981-01-16 1982-07-27 Toshiba Corp Data transfer system
DE3278891D1 (en) * 1981-06-05 1988-09-15 Ibm I/o controller with a dynamically adjustable cache memory
US4476526A (en) * 1981-11-27 1984-10-09 Storage Technology Corporation Cache buffered memory subsystem
US4530055A (en) * 1982-03-03 1985-07-16 Sperry Corporation Hierarchical memory system with variable regulation and priority of writeback from cache memory to bulk memory
US4500958A (en) * 1982-04-21 1985-02-19 Digital Equipment Corporation Memory controller with data rotation arrangement
US4811280A (en) * 1983-06-16 1989-03-07 American Telephone And Telegraph Company Dual mode disk controller

Also Published As

Publication number Publication date
DE3586299T2 (de) 1993-04-15
EP0164550B1 (en) 1992-07-08
US4825357A (en) 1989-04-25
DE3586299D1 (de) 1992-08-13
ES544045A0 (es) 1986-12-16
AR241397A1 (es) 1992-06-30
CA1235231A (en) 1988-04-12
ES8702678A1 (es) 1986-12-16
JPS617967A (ja) 1986-01-14
EP0164550A2 (en) 1985-12-18
EP0164550A3 (en) 1988-08-24
BR8502592A (pt) 1986-02-04
AU4193585A (en) 1985-12-19

Similar Documents

Publication Publication Date Title
JPH0332093B2 (ja)
JP2571342B2 (ja) データをキャッシュ・メモリに貯蔵するシステム及び方法
US4811280A (en) Dual mode disk controller
JPH0427580B2 (ja)
JP3568110B2 (ja) キャッシュメモリの制御方法、コンピュータシステム、ハードディスクドライブ装置およびハードディスク制御装置
CA2064746A1 (en) Modular input/output system for supercomputers
GB2052118A (en) Disc Cache Subsystem
JP2550444B2 (ja) デバイス制御装置
US7069409B2 (en) System for addressing a data storage unit used in a computer
JPS5832417B2 (ja) デ−タ転送制御方式
JPS6232494B2 (ja)
JP3024686B2 (ja) 記憶サブシステム
JPS61198327A (ja) デイスクバツフア装置
JPS58161058A (ja) メモリ−・サブシステムのためのキヤツシユ・バツフアの制御装置および方法
JP2570986B2 (ja) データ転送制御装置及び方法
JPS6027014A (ja) 磁気デイスク制御装置
JP2645477B2 (ja) マイクロプロセッサ及びそのキャッシュメモリ
JPH10254781A (ja) 補助記憶装置
JP2001209577A (ja) 情報記録再生装置
JPH01201754A (ja) 外部記憶装置におけるデータ転送方式
JPH09293045A (ja) データ転送処理装置
JPS62274349A (ja) デ−タ処理システム
JPS6053326B2 (ja) 入出力制御装置のデ−タ２重記録方式
JPH0418649A (ja) バッファメモリ制御方式
JPH05282107A (ja) 外部記憶装置