JPH0334025B2 - - Google Patents
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- JPH0334025B2 JPH0334025B2 JP56062137A JP6213781A JPH0334025B2 JP H0334025 B2 JPH0334025 B2 JP H0334025B2 JP 56062137 A JP56062137 A JP 56062137A JP 6213781 A JP6213781 A JP 6213781A JP H0334025 B2 JPH0334025 B2 JP H0334025B2
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- Japan
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- transistor
- power supply
- voltage
- supply voltage
- circuit
- Prior art date
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
- G01R19/16542—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies for batteries
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Direct Current Feeding And Distribution (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【発明の詳細な説明】
本発明は入力電源投入時は遅延回路により一定
時間リセツト信号を発生し以後入力電源電圧の低
下を検出しリセツト信号を発生する電圧低下検出
リセツト回路に係り基準電圧回路の調整が不要な
電圧低下検出リセツト回路に関する。
時間リセツト信号を発生し以後入力電源電圧の低
下を検出しリセツト信号を発生する電圧低下検出
リセツト回路に係り基準電圧回路の調整が不要な
電圧低下検出リセツト回路に関する。
第１図は従来例の電圧低下検出リセツト回路の
ブロツク図、第２図はツエナーダイオードのツエ
ナー電圧・電流特性を示す。図中１は比較回路、
２はAND回路、Ｖは電源電圧、R11〜R13は抵抗、
R14は可変抵抗、Ｄはツエナーダイオード、C4，
C5はコンデンサ、である。動作としては入力電
源投入時は抵抗R11とコンデンサC4よりなる遅延
回路により、コンデンサC4の電位がある一定電
圧に上る迄はAND回路２の出力は“０”即ちリ
セツト信号を発生している。一方ツエナーダイオ
ードＤのツエナー電圧と、電源電圧Ｖを抵抗
R12，R13により分割した電圧とを、比較回路１
により比較し電源電圧Ｖが低下すれば比較回路１
の出力は“０”となりAND回路２の出力は“０”
即ちリセツト信号を発生する。しかしツエナーダ
イオードＤのツエナー電圧の特性は第２図に示す
よう素子毎にばらつきがあり一定のツエナー電圧
を得るのには素子毎に、ツエナー電流を可変抵抗
R14を調整して変化させねばならない欠点があ
る。
ブロツク図、第２図はツエナーダイオードのツエ
ナー電圧・電流特性を示す。図中１は比較回路、
２はAND回路、Ｖは電源電圧、R11〜R13は抵抗、
R14は可変抵抗、Ｄはツエナーダイオード、C4，
C5はコンデンサ、である。動作としては入力電
源投入時は抵抗R11とコンデンサC4よりなる遅延
回路により、コンデンサC4の電位がある一定電
圧に上る迄はAND回路２の出力は“０”即ちリ
セツト信号を発生している。一方ツエナーダイオ
ードＤのツエナー電圧と、電源電圧Ｖを抵抗
R12，R13により分割した電圧とを、比較回路１
により比較し電源電圧Ｖが低下すれば比較回路１
の出力は“０”となりAND回路２の出力は“０”
即ちリセツト信号を発生する。しかしツエナーダ
イオードＤのツエナー電圧の特性は第２図に示す
よう素子毎にばらつきがあり一定のツエナー電圧
を得るのには素子毎に、ツエナー電流を可変抵抗
R14を調整して変化させねばならない欠点があ
る。
本発明の目的は上記の欠点をなくすために基準
電圧回路の調整が不要な電圧低下検出リセツト回
路の提供にある。
電圧回路の調整が不要な電圧低下検出リセツト回
路の提供にある。
上記の目的は、トランジスタQ1と、トランジ
スタQ1のベースに並列に接続される抵抗R2とコ
ンデンサC2とからなり、トランジスタQ1のエミ
ツタに加えた入力電源の投入時には、トランジス
タQ1がオンとなつて入力電源電圧が通常の状態
となつた時の電位をコンデンサC2に蓄え、入力
電源電圧がトランジスタQ1のベース電位より低
下し又は遮断した時にはトランジスタQ1がオフ
となる電圧低下検出手段と、トランジスタQ1の
コレクタとトランジスタQ3，Q4からなるバツフ
ア回路の間に接続され、入力電源の投入時には一
定時間リセツト信号を発生した後バツフア回路の
出力を高レベルとし、入力電源電圧がトランジス
タQ1のベース電位より低下し又は遮断した時に
はリセツト信号を発生しバツフア回路の出力を直
ちに低レベルとする遅延回路とを有する本発明の
電圧低下検出リセツト回路により解決される。
スタQ1のベースに並列に接続される抵抗R2とコ
ンデンサC2とからなり、トランジスタQ1のエミ
ツタに加えた入力電源の投入時には、トランジス
タQ1がオンとなつて入力電源電圧が通常の状態
となつた時の電位をコンデンサC2に蓄え、入力
電源電圧がトランジスタQ1のベース電位より低
下し又は遮断した時にはトランジスタQ1がオフ
となる電圧低下検出手段と、トランジスタQ1の
コレクタとトランジスタQ3，Q4からなるバツフ
ア回路の間に接続され、入力電源の投入時には一
定時間リセツト信号を発生した後バツフア回路の
出力を高レベルとし、入力電源電圧がトランジス
タQ1のベース電位より低下し又は遮断した時に
はリセツト信号を発生しバツフア回路の出力を直
ちに低レベルとする遅延回路とを有する本発明の
電圧低下検出リセツト回路により解決される。
以下本発明の１実施例につき図に従つて説明す
る。第３図は本発明の実施例の電圧低下検出リセ
ツト回路、第４図は第３図のタイムチヤートでＡ
は電源電圧及びトランジスタQ1のベース電位を
示し、Ｂはａ点の電位を示しＣは出力端子３のリ
セツト出力を示す。図中R1〜R10は抵抗、C1〜C3
はコンデンサ、Q1〜Q4はトランジスタ、Ｖは電
源電圧、３はリセツト信号出力端子、ａ，ｂ，ｃ
は説明用の点を示す。各素子による構成としては
抵抗R1コンデンサC1にて電源電圧Ｖのリツプル
フイルタを形成し電源電圧Ｖの雑音等による変動
を吸収して本回路の安定動作を保つている。トラ
ンジスタQ1、抵抗R2、コンデンサC2により電源
電圧Ｖの低下を検出している。ダイオードD1、
コンデンサC3、抵抗R3により電源投入時の遅延
回路を構成している。トランジスタQ2、抵抗R7
によりコンデンサC3の電荷の放電を行なう。ト
ランジスタQ3Q4、抵抗R8R9R10によりバツフア
を形成している。まづ電源投入時につき説明す
る。電源が投入されると抵抗R1を介してトラン
ジスタQ1のエミツターに電圧が加わる。その時
コンデンサC2のチヤージはゼロの為、トランジ
スタQ1のベースエミツタ間に十分な電圧が加わ
りトランジスタQ1はオンとなるのでトランジス
タQ1のコレクタに電圧が表われる。しかしコン
デンサC3のチヤージはゼロの為電流は抵抗R3、
ダイオードD1、コンデンサC3と流れ、コンデン
サC3にチヤージがたまりコンデンサC3の電圧が
上昇する。即ちａ点の電位は第４図Ｂに示す如く
上昇する。しかしコンデンサC3の電圧が上昇す
る迄はトランジスタQ3のベース電圧は小さくト
ランジスタQ3はオフでありトランジスタQ4はオ
ンとなつている。その為出力端子３の出力は低レ
ベルであり第４図Ｃの如くリセツト信号を出力す
る。やがてコンデンサC3のチヤージが十分たま
るとａ点の電位は高くなりトランジスタQ3のベ
ース電圧も上昇しトランジスタQ3がオンとなる。
これによりトランジスタQ4がオフとなるので出
力端子３の出力は高レベルとなりリセツト信号は
解除される。この間にトランジスタQ1のベース
にも電流が流れコンデンサC2を充電し第４図Ａ
に示す如くトランジスタQ1のベース電位は上り
トランジスタQ1により定まる電源電圧Ｖより一
定電圧低い一定電位となる。次に電源電圧が低下
した時の動作を説明する。通常は抵抗R2を介し
てトランジスタQ1のベースに電流が流れており
トランジスタQ1はオンとなつている。従つてａ
点の電位は高いが電源電圧が第４図Ａのｂの如く
低下しはじめると電源電圧の低下する時定数より
もコンデンサC2抵抗R2の時定数を長くしておけ
ばトランジスタQ1のベース電位は一定と考へら
れるのでトランジスタQ1のエミツタ電圧が低下
した分だけトランジスタQ1のベースエミツタ間
の電圧が下がりトランジスタQ1のベース電位よ
り、トランジスタQ1により定まる一定電圧高い
値より下がるとトランジスタQ1はオフとなる。
その為ａ点の電位が下がりトランジスタQ3のベ
ース電圧も小さくなりトランジスタQ3はオフと
なりトランジスタQ4がオンとなり出力端子３の
出力は低レベルとなりリセツト信号を出力する。
尚これと同時にトランジスタQ2のベース電位も
低下するためトランジスタQ2のベースエミツタ
間の電圧が大きくなりトランジスタQ2はオンと
なる。その為コンデンサC3のチヤージは抵抗R7
を介して放電される。従つてａ点の電位は第４図
Ｂに示す如く低下する。その後電源電圧Ｖが上昇
しトランジスタQ1のエミツタ電圧が高くなりト
ランジスタQ1のベース電位よりもトランジスタ
Q1により定まる一定電圧高い値より上がるとト
ランジスタQ1がオンとなり前記説明の如くコン
デンサC3のチヤージが十分たまりａ点の電位が
上る迄はリセツト信号を出力している。以上の説
明の如く、電源電圧Ｖの通常の状態にある時の電
位をコンデンサC2に蓄え、この電位と電源電圧
Ｖとを比較して電源電圧Ｖの低下を検出している
ので特別な基準電圧は必要なく従つて素子毎に調
整する必要もない。尚本回路では電源電圧Ｖが瞬
断等で低下し其の後回復した時にも抵抗R3、ダ
イオードD1、コンデンサC3により遅延時間をも
つてリセツトが解除されるようになつている。尚
本回路ではバツフア回路はトランジスタQ3Q4を
用いているので、電源を遮断し電源電圧Ｖがかな
り下つた場合第４図Ｃのｃ点に示す如き不安定な
信号を発生することがあるがこの差は電源電圧Ｖ
がかなり下つた点であり出力端子３に接続されて
いる機器もこの電源電圧Ｖでは動作しないので問
題はない。しかしある程度電源電圧Ｖが下つた場
合（ｃ点に対応する電源電圧よりも高い）の動作
を特に問題にしなければトランジスタQ3Q4の替
りにICを使用してもよい。又電源電圧Ｖの瞬断
等により電源電圧Ｖが低下した時必ず一定時間の
遅延が必要となる場合にはトランジスタQ2の替
りにサイリスタを使用すればコンデンサC3のチ
ヤージが完全になくなる迄チヤージを放電するの
で一定の遅延時間が得られる。
る。第３図は本発明の実施例の電圧低下検出リセ
ツト回路、第４図は第３図のタイムチヤートでＡ
は電源電圧及びトランジスタQ1のベース電位を
示し、Ｂはａ点の電位を示しＣは出力端子３のリ
セツト出力を示す。図中R1〜R10は抵抗、C1〜C3
はコンデンサ、Q1〜Q4はトランジスタ、Ｖは電
源電圧、３はリセツト信号出力端子、ａ，ｂ，ｃ
は説明用の点を示す。各素子による構成としては
抵抗R1コンデンサC1にて電源電圧Ｖのリツプル
フイルタを形成し電源電圧Ｖの雑音等による変動
を吸収して本回路の安定動作を保つている。トラ
ンジスタQ1、抵抗R2、コンデンサC2により電源
電圧Ｖの低下を検出している。ダイオードD1、
コンデンサC3、抵抗R3により電源投入時の遅延
回路を構成している。トランジスタQ2、抵抗R7
によりコンデンサC3の電荷の放電を行なう。ト
ランジスタQ3Q4、抵抗R8R9R10によりバツフア
を形成している。まづ電源投入時につき説明す
る。電源が投入されると抵抗R1を介してトラン
ジスタQ1のエミツターに電圧が加わる。その時
コンデンサC2のチヤージはゼロの為、トランジ
スタQ1のベースエミツタ間に十分な電圧が加わ
りトランジスタQ1はオンとなるのでトランジス
タQ1のコレクタに電圧が表われる。しかしコン
デンサC3のチヤージはゼロの為電流は抵抗R3、
ダイオードD1、コンデンサC3と流れ、コンデン
サC3にチヤージがたまりコンデンサC3の電圧が
上昇する。即ちａ点の電位は第４図Ｂに示す如く
上昇する。しかしコンデンサC3の電圧が上昇す
る迄はトランジスタQ3のベース電圧は小さくト
ランジスタQ3はオフでありトランジスタQ4はオ
ンとなつている。その為出力端子３の出力は低レ
ベルであり第４図Ｃの如くリセツト信号を出力す
る。やがてコンデンサC3のチヤージが十分たま
るとａ点の電位は高くなりトランジスタQ3のベ
ース電圧も上昇しトランジスタQ3がオンとなる。
これによりトランジスタQ4がオフとなるので出
力端子３の出力は高レベルとなりリセツト信号は
解除される。この間にトランジスタQ1のベース
にも電流が流れコンデンサC2を充電し第４図Ａ
に示す如くトランジスタQ1のベース電位は上り
トランジスタQ1により定まる電源電圧Ｖより一
定電圧低い一定電位となる。次に電源電圧が低下
した時の動作を説明する。通常は抵抗R2を介し
てトランジスタQ1のベースに電流が流れており
トランジスタQ1はオンとなつている。従つてａ
点の電位は高いが電源電圧が第４図Ａのｂの如く
低下しはじめると電源電圧の低下する時定数より
もコンデンサC2抵抗R2の時定数を長くしておけ
ばトランジスタQ1のベース電位は一定と考へら
れるのでトランジスタQ1のエミツタ電圧が低下
した分だけトランジスタQ1のベースエミツタ間
の電圧が下がりトランジスタQ1のベース電位よ
り、トランジスタQ1により定まる一定電圧高い
値より下がるとトランジスタQ1はオフとなる。
その為ａ点の電位が下がりトランジスタQ3のベ
ース電圧も小さくなりトランジスタQ3はオフと
なりトランジスタQ4がオンとなり出力端子３の
出力は低レベルとなりリセツト信号を出力する。
尚これと同時にトランジスタQ2のベース電位も
低下するためトランジスタQ2のベースエミツタ
間の電圧が大きくなりトランジスタQ2はオンと
なる。その為コンデンサC3のチヤージは抵抗R7
を介して放電される。従つてａ点の電位は第４図
Ｂに示す如く低下する。その後電源電圧Ｖが上昇
しトランジスタQ1のエミツタ電圧が高くなりト
ランジスタQ1のベース電位よりもトランジスタ
Q1により定まる一定電圧高い値より上がるとト
ランジスタQ1がオンとなり前記説明の如くコン
デンサC3のチヤージが十分たまりａ点の電位が
上る迄はリセツト信号を出力している。以上の説
明の如く、電源電圧Ｖの通常の状態にある時の電
位をコンデンサC2に蓄え、この電位と電源電圧
Ｖとを比較して電源電圧Ｖの低下を検出している
ので特別な基準電圧は必要なく従つて素子毎に調
整する必要もない。尚本回路では電源電圧Ｖが瞬
断等で低下し其の後回復した時にも抵抗R3、ダ
イオードD1、コンデンサC3により遅延時間をも
つてリセツトが解除されるようになつている。尚
本回路ではバツフア回路はトランジスタQ3Q4を
用いているので、電源を遮断し電源電圧Ｖがかな
り下つた場合第４図Ｃのｃ点に示す如き不安定な
信号を発生することがあるがこの差は電源電圧Ｖ
がかなり下つた点であり出力端子３に接続されて
いる機器もこの電源電圧Ｖでは動作しないので問
題はない。しかしある程度電源電圧Ｖが下つた場
合（ｃ点に対応する電源電圧よりも高い）の動作
を特に問題にしなければトランジスタQ3Q4の替
りにICを使用してもよい。又電源電圧Ｖの瞬断
等により電源電圧Ｖが低下した時必ず一定時間の
遅延が必要となる場合にはトランジスタQ2の替
りにサイリスタを使用すればコンデンサC3のチ
ヤージが完全になくなる迄チヤージを放電するの
で一定の遅延時間が得られる。
以上詳細に説明した如く本発明によれば特別な
基準電圧回路は必要なく従つて基準電圧用の素子
の調整も不用な電圧低下検出リセツト回路が得ら
れる効果がある。
基準電圧回路は必要なく従つて基準電圧用の素子
の調整も不用な電圧低下検出リセツト回路が得ら
れる効果がある。
第１図は従来例の電圧低下検出リセツト回路の
ブロツク図、第２図はツエナーダイオードのツエ
ナー電圧・電流特性、第３図は本発明の実施例の
電圧低下検出リセツト回路、第４図は第３図のタ
イムチヤートでＡは電源電圧及びトランジスタ
Q1のベース電位を示し、Ｂはａ点の電位を示し、
Ｃは出力端子３のリセツト出力を示す。図中１は
比較回路、２はAND回路、３はリセツト信号出
力端子、Ｖは電源電圧、R1〜R13は抵抗、R14は
可変抵抗、Ｄはツエナーダイオード、D1はダイ
オード、C1〜C5はコンデンサ、Q1〜Q4はトラン
ジスタ、ａ，ｂ，ｃは説明用の点を示す。
ブロツク図、第２図はツエナーダイオードのツエ
ナー電圧・電流特性、第３図は本発明の実施例の
電圧低下検出リセツト回路、第４図は第３図のタ
イムチヤートでＡは電源電圧及びトランジスタ
Q1のベース電位を示し、Ｂはａ点の電位を示し、
Ｃは出力端子３のリセツト出力を示す。図中１は
比較回路、２はAND回路、３はリセツト信号出
力端子、Ｖは電源電圧、R1〜R13は抵抗、R14は
可変抵抗、Ｄはツエナーダイオード、D1はダイ
オード、C1〜C5はコンデンサ、Q1〜Q4はトラン
ジスタ、ａ，ｂ，ｃは説明用の点を示す。
Claims (1)
- 【特許請求の範囲】 １ トランジスタQ1と、該トランジスタQ1のベ
ースに並列に接続される抵抗R2とコンデンサC2
とからなり、該トランジスタQ1のエミツタに加
えた入力電源の投入時には、該トランジスタQ1
がオンとなつて該入力電源電圧が通常の状態とな
つた時の電位を該コンデンサC2に蓄え、該入力
電源電圧が該トランジスタQ1のベース電位より
低下し又は遮断した時には該トランジスタQ1が
オフとなる電圧低下検出手段と、 該トランジスタQ1のコレクタとトランジスタ
Q3，Q4からなるバツフア回路の間に接続され、
該入力電源の投入時には一定時間リセツト信号を
発生した後該バツフア回路の出力を高レベルと
し、該入力電源電圧が該トランジスタQ1のベー
ス電位より低下し又は遮断した時にはリセツト信
号を発生し該バツフア回路の出力を直ちに低レベ
ルとする遅延回路とを有することを特徴とする電
圧低下検出リセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062137A JPS57175962A (en) | 1981-04-24 | 1981-04-24 | Detecting and resetting circuit for voltage drop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56062137A JPS57175962A (en) | 1981-04-24 | 1981-04-24 | Detecting and resetting circuit for voltage drop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57175962A JPS57175962A (en) | 1982-10-29 |
| JPH0334025B2 true JPH0334025B2 (ja) | 1991-05-21 |
Family
ID=13191389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56062137A Granted JPS57175962A (en) | 1981-04-24 | 1981-04-24 | Detecting and resetting circuit for voltage drop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57175962A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59131071U (ja) * | 1983-02-19 | 1984-09-03 | 株式会社日本テクナ−ト | 電圧監視装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS622544Y2 (ja) * | 1978-10-31 | 1987-01-21 |
-
1981
- 1981-04-24 JP JP56062137A patent/JPS57175962A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57175962A (en) | 1982-10-29 |
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