JPH0334071A - 論理シミュレータ - Google Patents
論理シミュレータInfo
- Publication number
- JPH0334071A JPH0334071A JP1166926A JP16692689A JPH0334071A JP H0334071 A JPH0334071 A JP H0334071A JP 1166926 A JP1166926 A JP 1166926A JP 16692689 A JP16692689 A JP 16692689A JP H0334071 A JPH0334071 A JP H0334071A
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- memory
- language
- descriptive
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- 238000011156 evaluation Methods 0.000 claims abstract description 18
- 238000004088 simulation Methods 0.000 claims abstract description 17
- 238000012163 sequencing technique Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理シミュレータに関し、特に機能記述言語の
シミュレーションをハードウェアで実現した論理シミュ
レータに関スル。
シミュレーションをハードウェアで実現した論理シミュ
レータに関スル。
従来、この種の論理シミュレータはソフトウェアで実現
されるのが主で、最近ファームウェア／ハードウェアで
実現されるものが出始めているが、それらはゲートレベ
ルに限定されてぃ（２） ８ｉｍｕｌａｔｏｒ ｆｏｒ Ｌａｒｇｅ Ｄｉ
ｇｉｔａｌＳｙｓｔｅｍ Ｌｏｇｉｃ Ｖｅｒｉｆ
ｉｃａｔｉｏｎ。
されるのが主で、最近ファームウェア／ハードウェアで
実現されるものが出始めているが、それらはゲートレベ
ルに限定されてぃ（２） ８ｉｍｕｌａｔｏｒ ｆｏｒ Ｌａｒｇｅ Ｄｉ
ｇｉｔａｌＳｙｓｔｅｍ Ｌｏｇｉｃ Ｖｅｒｉｆ
ｉｃａｔｉｏｎ。
１７ ｔｈ ＤＡ ０ｏｎｆ、 ｐｐ、６２６〜
６３３（１９８０）。
６３３（１９８０）。
”ＯＡＩ！： ５ｔａｔｉｏｎ’ｓ ｓｉｍｕｌａ
ｔｏｒｓ ｔａｃｋｌｅｌ ｍ１ｌｌｉｏｎ ｇ
ａｔｅｓ″ Ｅｌｅｃｔｒｏｎ、Ｄｅｓ、。
ｔｏｒｓ ｔａｃｋｌｅｌ ｍ１ｌｌｉｏｎ ｇ
ａｔｅｓ″ Ｅｌｅｃｔｒｏｎ、Ｄｅｓ、。
ハ
ｕｌａｔｉｏｎ ｌｌｉｎｇｉｎｅ ：Ｉｎｔｒｏｄ
ｕｃｔｉｏｎ。
ｕｃｔｉｏｎ。
Ｐｒｏｃ、 １９ ｔｈ ＤＡ Ｃｏｌ／ｆ、、
ＰＩ）、５１〜５４（１９８２）。
ＰＩ）、５１〜５４（１９８２）。
上述した従来の言語（機能）レベル論理シミュレータは
、７フトウエアで実現されているため、シミュレーショ
ン処理が各々の記述文（機能演算子）のシーケンス処理
となり実行時間がかかる。特に大規模論理回路を言語で
記述した際のシミュレーション時間は膨大なものになる
という課題がある。
、７フトウエアで実現されているため、シミュレーショ
ン処理が各々の記述文（機能演算子）のシーケンス処理
となり実行時間がかかる。特に大規模論理回路を言語で
記述した際のシミュレーション時間は膨大なものになる
という課題がある。
本発明は従来のもののこのような課題を解決しようとす
るもので、言語で記述された論理のシミュレーションを
ハードウェアテ実現シ、シミュレーション実行速度を高
速化した論理シミュレータを提供するものである。
るもので、言語で記述された論理のシミュレーションを
ハードウェアテ実現シ、シミュレーション実行速度を高
速化した論理シミュレータを提供するものである。
本発明の論理シミュレータは、シミュレーション・モデ
ルを記述する言語（文）の入力値が格納される記憶手段
と、モデルが記述された個個の記述文を識別する記憶手
段と、論理シミュレーション時、入力値が変化した記述
文を識別できる記憶手段と、前記記述文の識別子及び入
力値をもらい、言語の評価（シミュレーション）をして
、出力結果を返す言語評価手段と、評価結果が格納され
る記憶手段と、新たに評価された結果を旧結果と比較し
、変化信号を１つずつ順序づげる手段と、前記記述文の
接続先が格納された記憶手段とを含んでいる。
ルを記述する言語（文）の入力値が格納される記憶手段
と、モデルが記述された個個の記述文を識別する記憶手
段と、論理シミュレーション時、入力値が変化した記述
文を識別できる記憶手段と、前記記述文の識別子及び入
力値をもらい、言語の評価（シミュレーション）をして
、出力結果を返す言語評価手段と、評価結果が格納され
る記憶手段と、新たに評価された結果を旧結果と比較し
、変化信号を１つずつ順序づげる手段と、前記記述文の
接続先が格納された記憶手段とを含んでいる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す構成図である。
１０は記述文の入力値が格納される入力データ設定メモ
リ、２０は個々の記述文を識別する記述文識別メモリ、
３０は入力値が変化した記メモリ２０の出力を入力して
言語を評価する言語評価回路、５０は言語評価回路４０
の結果を格納する出力データ格納メモリ、６０は評価結
果の出力変化信号を１つずつ順序づけする変化信号順序
付回路、７０は記述文の接続先が格納された記述文の接
続メモリ、８０〜８８は各部を結ぶ信号線である。
リ、２０は個々の記述文を識別する記述文識別メモリ、
３０は入力値が変化した記メモリ２０の出力を入力して
言語を評価する言語評価回路、５０は言語評価回路４０
の結果を格納する出力データ格納メモリ、６０は評価結
果の出力変化信号を１つずつ順序づけする変化信号順序
付回路、７０は記述文の接続先が格納された記述文の接
続メモリ、８０〜８８は各部を結ぶ信号線である。
第２図は第１図における言語評価回路４ｏの一例の一構
成図である。
成図である。
１１０は言語の識別子、入力値及び評価結果が格納され
る記述文の入出力データ設定メモリ（ＣＡＭ）、１２０
はマイクロ・プログラミングの実行ルーチンが格納され
たマイクロルーチン用メモリ（ａｓ）、１３０はメモリ
素子やレジスタ素子の様に、旧データ保存用メモリ（Ｄ
Ｍ）。
る記述文の入出力データ設定メモリ（ＣＡＭ）、１２０
はマイクロ・プログラミングの実行ルーチンが格納され
たマイクロルーチン用メモリ（ａｓ）、１３０はメモリ
素子やレジスタ素子の様に、旧データ保存用メモリ（Ｄ
Ｍ）。
１４０は言語で記述された文が命令コード化された形で
格納されたモデル格納用メモ！、ｌ（ＩＭ）。
格納されたモデル格納用メモ！、ｌ（ＩＭ）。
１５０は言語を評価する演算回路、１６０はこれら全体
を制御する制御回路、１７０は各メモリや回路へのデー
タ・パス、１８０はアドレス・バス、１９０は制御信号
線である。
を制御する制御回路、１７０は各メモリや回路へのデー
タ・パス、１８０はアドレス・バス、１９０は制御信号
線である。
第５図は論理回路を言語を使って記述した例である。（
ａ）に言語記述の一部を、（ｂ）に言語に対応する回路
図を、（Ｃ）に言語記述が実行される際に使用される命
令コードが各記述に対比されて示されている。
ａ）に言語記述の一部を、（ｂ）に言語に対応する回路
図を、（Ｃ）に言語記述が実行される際に使用される命
令コードが各記述に対比されて示されている。
第４図は第１図、第２図を組み合せて、第５図で示され
る記述文が評価される経緯を示すものである。
る記述文が評価される経緯を示すものである。
これらの図を参照して本発明の動作について説明する。
シミュレーション実行が始まる前に、シミュレータ内の
各メモリには必要なデータが格納されているものとする
。本例では入力データ設定メモリ１０には記述文［、Ｉ
ｆの入力値、即ち。
各メモリには必要なデータが格納されているものとする
。本例では入力データ設定メモリ１０には記述文［、Ｉ
ｆの入力値、即ち。
Ａ、Ｂ、Ｃの値、Ｄ、ＡＤＲの値が２記述文識別メモリ
２０には記述文１．ＩＩの識別子が、即ち、記述文ｌに
対しては２，０．記述文■に対しては９，２が入ってい
る。入力変化記述文識別メモリ５０には記述文の入力信
号変化が起ったものには“１ｎが立てられる。本例では
記述文Ｉには初期状態で“１＃が、記述文■には＠Ｏｎ
が立っているものとする。出力データ格加されて送られ
る。
２０には記述文１．ＩＩの識別子が、即ち、記述文ｌに
対しては２，０．記述文■に対しては９，２が入ってい
る。入力変化記述文識別メモリ５０には記述文の入力信
号変化が起ったものには“１ｎが立てられる。本例では
記述文Ｉには初期状態で“１＃が、記述文■には＠Ｏｎ
が立っているものとする。出力データ格加されて送られ
る。
（５）Ｄの信号変化が送られてくると、入力データ設定
メモリ１０の記述文■の入力値はｎ＋４のアドレスで“
０″→“１”へ書き換えられる。同時に、入力変化記述
文識別メモリ５０のｎ＋４アドレスには人力信号の変化
を知らせるために“０”→″１”へ書き換えられる。
メモリ１０の記述文■の入力値はｎ＋４のアドレスで“
０″→“１”へ書き換えられる。同時に、入力変化記述
文識別メモリ５０のｎ＋４アドレスには人力信号の変化
を知らせるために“０”→″１”へ書き換えられる。
以上で記述文Ｉのシミュレーションは終了する。
次に記述文■は同様に次の様に行われる。
（１） ｎ＋４のアドレスよりデータを読み出して人
出力データ設定メモＩＪ （ＣＭ ） １１０へ送る。
出力データ設定メモＩＪ （ＣＭ ） １１０へ送る。
記述文■はメモリ文なので、記述文の識別子だけでなく
、メモリの開始アドレスも同時に送られる。この模様は
１１０゛に示されている。記述文■はＤの値を調べ、Ｄ
＝”１“ならＡＤＲで示されるアドレスから１ワード１
６ビツトを読み出す命令である。メモリＭｉ；１１．１
０２４ｗｘ１６ビソトで、読み出されたイ直はＭの出力
となる。
、メモリの開始アドレスも同時に送られる。この模様は
１１０゛に示されている。記述文■はＤの値を調べ、Ｄ
＝”１“ならＡＤＲで示されるアドレスから１ワード１
６ビツトを読み出す命令である。メモリＭｉ；１１．１
０２４ｗｘ１６ビソトで、読み出されたイ直はＭの出力
となる。
（２）実行指令が来ると、記述文Ｉと同様にモデル格納
用メモリ（工Ｍ）１４０の識別子をとりだしてモデル格
納用メモリ（工Ｍ） １４０を読み、Ｄの値を制御回路
１６０にとり込む。
用メモリ（工Ｍ）１４０の識別子をとりだしてモデル格
納用メモリ（工Ｍ） １４０を読み、Ｄの値を制御回路
１６０にとり込む。
次にモデル格納用メモリＪ （Ｉ Ｍ ） １４００次
の命令（ＴＲＮ １ ）を実行し、モデル格納用メモリ
（工Ｍ）１４０の次のアドレスに飛ぶか。
の命令（ＴＲＮ １ ）を実行し、モデル格納用メモリ
（工Ｍ）１４０の次のアドレスに飛ぶか。
終了するかチエツクする。本例ではＤ−”１“なので次
の命令でＡＤＨを入出力データ設定メモリ（ＣＭ）１１
０工リ制御回路１６０へとりこむ。次にＲＡＴ命令が読
み出され、マイクロルーチン用メモリ（ａｓ）１２０の
ＲＡＴ実行ルーチンに基づいて、開始アドレス（本例で
はＤＭの２番地）からＡ Ｄ Ｈ＝ ｍ番目のデータ（
本例では０ＦＩＦ）が読み出され制御回路１６０の中に
とりこまれる。最後にＫＸ工Ｔ命令が実行されて、読み
出し結果が入出力データ設定メモＩＪ（ＣＭ）１１０へ
格納される。
の命令でＡＤＨを入出力データ設定メモリ（ＣＭ）１１
０工リ制御回路１６０へとりこむ。次にＲＡＴ命令が読
み出され、マイクロルーチン用メモリ（ａｓ）１２０の
ＲＡＴ実行ルーチンに基づいて、開始アドレス（本例で
はＤＭの２番地）からＡ Ｄ Ｈ＝ ｍ番目のデータ（
本例では０ＦＩＦ）が読み出され制御回路１６０の中に
とりこまれる。最後にＫＸ工Ｔ命令が実行されて、読み
出し結果が入出力データ設定メモＩＪ（ＣＭ）１１０へ
格納される。
（３）以降の処理は記述文【と同様に行われる。
以上の様に本シミュレータで言語の評価が行われる。
以上説明した様に本発明は、記述文の入力値が格納され
る記憶手段と１個々の記述文を識別する記憶手段と、入
力値が変化した記述文を識別できる記憶手段と、言語を
評価する手段と。
る記憶手段と１個々の記述文を識別する記憶手段と、入
力値が変化した記述文を識別できる記憶手段と、言語を
評価する手段と。
評価結果が格納される記憶手段と、評価結果の出力変化
信号を１つずつ順序づけする手段と。
信号を１つずつ順序づけする手段と。
記述文の接続先が格納された記憶手段とを組み合せるこ
とにより、言語で記述された論理のシミュレーションを
ハードウェアで実現し、シミュレーション実行速度を高
速化できるという効果がある。
とにより、言語で記述された論理のシミュレーションを
ハードウェアで実現し、シミュレーション実行速度を高
速化できるという効果がある。
第１図は本発明の論理シミュレータの一実施例の構成図
、第２図は第１図中の言語評価回路の一例の構成図、第
３図（ａ） （ｂ）（Ｃ）はそれぞれ言語記述例を示す
図、対応する回路図、命令コードの例を示す図であり、
第４図は第５図の実行過程を示す図である。 記号の説明：１０・・・人力データ設定メモリ。 ２０・・・記述文識別メモリ、５０・・・入力変化記述
文識別メモリ、４０・・・言語評価回路、５０・・・出
力データ格納メモリ、６０・・・変化信号順序付回路、
７０・・・記述文の接続メモリ、８０〜８８信号線、１
１０・・・記述文の入出力データ設定メ（ＤＭ）、１４
０・・・モデル格納用メモリ（工Ｍ）。 １５０・・・演算回路、１６０・・・制御回路、１７０
・・・テータバス、１８０・・・アドレスバス、１９０
・・・制御信号線。 （Ｑ） 第３図
、第２図は第１図中の言語評価回路の一例の構成図、第
３図（ａ） （ｂ）（Ｃ）はそれぞれ言語記述例を示す
図、対応する回路図、命令コードの例を示す図であり、
第４図は第５図の実行過程を示す図である。 記号の説明：１０・・・人力データ設定メモリ。 ２０・・・記述文識別メモリ、５０・・・入力変化記述
文識別メモリ、４０・・・言語評価回路、５０・・・出
力データ格納メモリ、６０・・・変化信号順序付回路、
７０・・・記述文の接続メモリ、８０〜８８信号線、１
１０・・・記述文の入出力データ設定メ（ＤＭ）、１４
０・・・モデル格納用メモリ（工Ｍ）。 １５０・・・演算回路、１６０・・・制御回路、１７０
・・・テータバス、１８０・・・アドレスバス、１９０
・・・制御信号線。 （Ｑ） 第３図
Claims (1)
- １、シミュレーション・モデルを記述文の入力値が格納
される記憶手段と、モデルが記述された個々の記述文を
識別する記憶手段と、論理シミュレーション時、入力値
が変化した記述文を識別できる記憶手段と、前記記述文
の識別子及び入力値をもらい、言語の評価をして、出力
結果を返す言語評価手段と、評価結果が格納される記憶
手段と、新たに評価された結果を旧結果と比較し、変化
信号を１つずつ順序づける手段と、前記記述文の接続先
が格納された記憶手段とを含むことを特徴とする論理シ
ミュレータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166926A JP2629359B2 (ja) | 1989-06-30 | 1989-06-30 | 論理シミュレータ |
| US08/074,725 US5572708A (en) | 1989-02-28 | 1993-06-10 | Hardware simulator capable of dealing with a description of a functional level |
| US08/432,260 US5689683A (en) | 1989-02-28 | 1995-05-01 | Hardware simulator capable of dealing with a description of a functional level |
| US08/432,270 US6157904A (en) | 1989-02-28 | 1995-05-01 | Hardware simulator capable of dealing with a description of a functional level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166926A JP2629359B2 (ja) | 1989-06-30 | 1989-06-30 | 論理シミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334071A true JPH0334071A (ja) | 1991-02-14 |
| JP2629359B2 JP2629359B2 (ja) | 1997-07-09 |
Family
ID=15840223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166926A Expired - Fee Related JP2629359B2 (ja) | 1989-02-28 | 1989-06-30 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629359B2 (ja) |
-
1989
- 1989-06-30 JP JP1166926A patent/JP2629359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2629359B2 (ja) | 1997-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |