JPH0334097B2 - - Google Patents
Info
- Publication number
- JPH0334097B2 JPH0334097B2 JP56198795A JP19879581A JPH0334097B2 JP H0334097 B2 JPH0334097 B2 JP H0334097B2 JP 56198795 A JP56198795 A JP 56198795A JP 19879581 A JP19879581 A JP 19879581A JP H0334097 B2 JPH0334097 B2 JP H0334097B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- initial state
- address
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【発明の詳細な説明】
この発明は、電源投入時に電子回路を初期状態
に設定する初期状態設定装置に関する。
に設定する初期状態設定装置に関する。
従来、電子時計においては、電池を収納したと
きの電源投入時にRAM（ランダムアクセスメモ
リ）や表示内容のクリア等のオールクリア処理を
実行するために、CR回路による自動AC回路を備
え、このCR回路によつて電源電圧の立ち上がり、
即ち、電池が装着されことを検出し、オールクリ
ア処理を行つて電子回路を初期状態に設定してい
る。
きの電源投入時にRAM（ランダムアクセスメモ
リ）や表示内容のクリア等のオールクリア処理を
実行するために、CR回路による自動AC回路を備
え、このCR回路によつて電源電圧の立ち上がり、
即ち、電池が装着されことを検出し、オールクリ
ア処理を行つて電子回路を初期状態に設定してい
る。
しかしながら、CR回路による自動AC回路は、
電源電圧の変動により誤動作を起こすことがあ
り、確実性に劣るといつた難点がある。即ち、
CR回路のＣの容量が小さいと装着されている電
池が外部からの衝撃等によつて瞬時点に電極端子
から外れたような場合であつても、電池交換時と
同様に電池が装着されたことを検出してしまい電
子回路に対してオールクリア処理を行つてしまう
欠点がある。通常、電子回路は、このような瞬時
的な電源の遮断の影響を受けないように、例えば
電子回路に並列に小さなコンデンサを配置する等
しており、このような小さなコンデンサを設ける
ことによつて電池が瞬時的に外れても電子回路の
内部データが何ら損なわれていないにもかかわら
ず自動AC回路が自動的に働いてオールクリア処
理が実行されてしまう難点がある。そこで、確実
性を持たせるためにCR回路のＣの容量を大きく
すると、コンデンサをLSI（大規模集積回路）に
組込むことができず、LSIに対して外付けする必
要がある。
電源電圧の変動により誤動作を起こすことがあ
り、確実性に劣るといつた難点がある。即ち、
CR回路のＣの容量が小さいと装着されている電
池が外部からの衝撃等によつて瞬時点に電極端子
から外れたような場合であつても、電池交換時と
同様に電池が装着されたことを検出してしまい電
子回路に対してオールクリア処理を行つてしまう
欠点がある。通常、電子回路は、このような瞬時
的な電源の遮断の影響を受けないように、例えば
電子回路に並列に小さなコンデンサを配置する等
しており、このような小さなコンデンサを設ける
ことによつて電池が瞬時的に外れても電子回路の
内部データが何ら損なわれていないにもかかわら
ず自動AC回路が自動的に働いてオールクリア処
理が実行されてしまう難点がある。そこで、確実
性を持たせるためにCR回路のＣの容量を大きく
すると、コンデンサをLSI（大規模集積回路）に
組込むことができず、LSIに対して外付けする必
要がある。
この発明は上述した点を解消するためになされ
たもので、その目的とするところは、電源電圧の
変動に対しても確実に動作すると共に、外付部品
を不要とした初期状態設定装置を提供することに
ある。
たもので、その目的とするところは、電源電圧の
変動に対しても確実に動作すると共に、外付部品
を不要とした初期状態設定装置を提供することに
ある。
以下、この発明を図面に示す一実施例にもとづ
いて具体的に説明する。なお、本実施例は翻訳機
能付電子時計に適用したもので、この電子時計は
マイクロプログラムにしたがつて計時動作を実行
するものである。図中１は基準クロツク信号を発
振出力する発振回路であり、前記基準クロツク信
号は分周回路２に入力されて分周される。この分
周回路２はその所定分周段から1/16Hzおよび1/32
Hzの信号を出力するもので、1/16Hzの信号はSR
型フリツプフロツプ３のセツト入力端子Ｓに与え
られる。したがつて、フリツプフロツプ３は1/16
秒毎にセツトされるもので、そのセツト出力Ｑは
アンドゲート４を介してアドレス部５に入力さ
れ、アドレス部５からアドレスデータを出力させ
る。このアドレスデータのROM（リードオンリ
メモリ）６に対して出力され、ROM６のアドレ
スを指定する。ROM６にはこの電子時計のすべ
ての動作を制御するマイクロプログラムおよび４
種類の数値データ（たとえば、４ビツト構成の２
進データ）が固定的に記憶されており、アドレス
部５かりのアドレス指定にしたがつてアドレス
AD、オペレーシヨンコードOP、データDA、ネ
クストアドレスデータNAを並列的に出力する。
アドレスADはRAM７に対して出力され、RAM
７のアドレスを指定する。このRAM７は各種の
レジスタによつて構成され、表示および演算レジ
スタのほか、計時データ記憶用レジスタ、４種類
の数値データ（たとえば、４ビツト構成の２進デ
ータ）を記憶するN1〜N4レジスタ、フラグ記憶
領域Ｆ１，Ｆ２等を有している。
いて具体的に説明する。なお、本実施例は翻訳機
能付電子時計に適用したもので、この電子時計は
マイクロプログラムにしたがつて計時動作を実行
するものである。図中１は基準クロツク信号を発
振出力する発振回路であり、前記基準クロツク信
号は分周回路２に入力されて分周される。この分
周回路２はその所定分周段から1/16Hzおよび1/32
Hzの信号を出力するもので、1/16Hzの信号はSR
型フリツプフロツプ３のセツト入力端子Ｓに与え
られる。したがつて、フリツプフロツプ３は1/16
秒毎にセツトされるもので、そのセツト出力Ｑは
アンドゲート４を介してアドレス部５に入力さ
れ、アドレス部５からアドレスデータを出力させ
る。このアドレスデータのROM（リードオンリ
メモリ）６に対して出力され、ROM６のアドレ
スを指定する。ROM６にはこの電子時計のすべ
ての動作を制御するマイクロプログラムおよび４
種類の数値データ（たとえば、４ビツト構成の２
進データ）が固定的に記憶されており、アドレス
部５かりのアドレス指定にしたがつてアドレス
AD、オペレーシヨンコードOP、データDA、ネ
クストアドレスデータNAを並列的に出力する。
アドレスADはRAM７に対して出力され、RAM
７のアドレスを指定する。このRAM７は各種の
レジスタによつて構成され、表示および演算レジ
スタのほか、計時データ記憶用レジスタ、４種類
の数値データ（たとえば、４ビツト構成の２進デ
ータ）を記憶するN1〜N4レジスタ、フラグ記憶
領域Ｆ１，Ｆ２等を有している。
また、オペレーシヨンコードOPは、各種の命
令データであり、オペレーシヨンデコーダ８に与
えられてデコードされ、RAM７に対するリー
ド／ライト信号Ｒ／Ｗ、演算指令Ｃ、表示指令
ｄ、入力指令ｅ等の各種制御信号をオペレーシヨ
ンデコーダ８から作成出力させる。データDA
は、RAM７及び演算部９に対して与えられ、ま
たネクストアドレスNAはアドレス部５に与えら
れ、アドレス部５からアドレスを出力させて現在
実行中の処理に続いて次の処理を指定する。
令データであり、オペレーシヨンデコーダ８に与
えられてデコードされ、RAM７に対するリー
ド／ライト信号Ｒ／Ｗ、演算指令Ｃ、表示指令
ｄ、入力指令ｅ等の各種制御信号をオペレーシヨ
ンデコーダ８から作成出力させる。データDA
は、RAM７及び演算部９に対して与えられ、ま
たネクストアドレスNAはアドレス部５に与えら
れ、アドレス部５からアドレスを出力させて現在
実行中の処理に続いて次の処理を指定する。
RAM７はオペレーシヨンデコーダ８からのリ
ード／ライト信号Ｒ／Ｗにしたがつて読出しある
いは書込み動作を実行する。そして、RAM７か
ら読出されたデータは、演算部９に与えられ、所
定の演算に施される。
ード／ライト信号Ｒ／Ｗにしたがつて読出しある
いは書込み動作を実行する。そして、RAM７か
ら読出されたデータは、演算部９に与えられ、所
定の演算に施される。
演算部９は演算指令Ｃにしたがつて計時演算、
判断演算などを実行する。上記計時演算はアドレ
ス部５にアンドゲート４の出力（すなわち、1/16
秒周期の信号）が与えられる毎に実行され、
RAM６から入力される前回の計時データに＋１
秒の演算を施して新たな計時データを得るもの
で、新たな計時データはRAM７の計時データ記
憶用レジスタに転送されると共に、表示部１０に
送られてデジタル表示される。また、上記判断演
算はRAM７のN1〜N4レジスタに記憶されてい
る数値データとROM６に固定的に記憶されてい
る数値データＡ〜Ｄとが一致するか否かなどの判
断を実行するもので、その演算に伴つて判断結果
データａおよびキヤリー信号ｂを出力してアドレ
ス部５に与え、アドレス部５からその内容に応じ
たアドレスデータを出力させる。更に、演算部９
には入力部１１からキー入力データが与えられ
る。この入力部１１には時刻修正キーなどのよう
に時計機能に関連するキーのほか、アルフアベツ
トキーなどのように翻訳機能に関連するキーが備
えられている。
判断演算などを実行する。上記計時演算はアドレ
ス部５にアンドゲート４の出力（すなわち、1/16
秒周期の信号）が与えられる毎に実行され、
RAM６から入力される前回の計時データに＋１
秒の演算を施して新たな計時データを得るもの
で、新たな計時データはRAM７の計時データ記
憶用レジスタに転送されると共に、表示部１０に
送られてデジタル表示される。また、上記判断演
算はRAM７のN1〜N4レジスタに記憶されてい
る数値データとROM６に固定的に記憶されてい
る数値データＡ〜Ｄとが一致するか否かなどの判
断を実行するもので、その演算に伴つて判断結果
データａおよびキヤリー信号ｂを出力してアドレ
ス部５に与え、アドレス部５からその内容に応じ
たアドレスデータを出力させる。更に、演算部９
には入力部１１からキー入力データが与えられ
る。この入力部１１には時刻修正キーなどのよう
に時計機能に関連するキーのほか、アルフアベツ
トキーなどのように翻訳機能に関連するキーが備
えられている。
また、オペレーシヨンデコーダ８はSR型フリ
ツプフロツプ３のリセツト入力端子Ｒにリセツト
信号を与え、また、アンドゲート４にゲート制御
信号としてセツト出力Ｑを入力するSR型フリツ
プフロツプ１２のセツト入力端子Ｓにオアゲート
１３を介してセツト信号を与え、更に、SR型フ
リツプフロツプ１２のリセツト入力端子Ｒおよび
タイマー回路１４のリセツト入力端子Ｒに夫々リ
セツト信号を与える。
ツプフロツプ３のリセツト入力端子Ｒにリセツト
信号を与え、また、アンドゲート４にゲート制御
信号としてセツト出力Ｑを入力するSR型フリツ
プフロツプ１２のセツト入力端子Ｓにオアゲート
１３を介してセツト信号を与え、更に、SR型フ
リツプフロツプ１２のリセツト入力端子Ｒおよび
タイマー回路１４のリセツト入力端子Ｒに夫々リ
セツト信号を与える。
タイマー回路１４は、たとえば、７進カウンタ
によつて構成されていて、分周回路２から入力さ
れる1/22Hzの信号を計数し、そのキヤリー信号オ
アゲート１３を介してSR型フリツプフロツプ１
２のセツト入力端子Ｓに与える。
によつて構成されていて、分周回路２から入力さ
れる1/22Hzの信号を計数し、そのキヤリー信号オ
アゲート１３を介してSR型フリツプフロツプ１
２のセツト入力端子Ｓに与える。
次に、上記実施例の動作を第２図に示すフロー
チヤートを参照して説明する。電池を装着して電
源を投入すると、分周回路２は分周動作を開始
し、電源投入時から1/16Hzの信号を出力し、フリ
ツプフロツプ３をセツトさせる。このフリツプフ
ロツプ３のセツト出力Ｑがアンドゲート４を介し
てアドレス部５に与えられると、ROM６はアド
レス部５から出力されるアドレスデータにしたが
つて第２図のフローを実行する。
チヤートを参照して説明する。電池を装着して電
源を投入すると、分周回路２は分周動作を開始
し、電源投入時から1/16Hzの信号を出力し、フリ
ツプフロツプ３をセツトさせる。このフリツプフ
ロツプ３のセツト出力Ｑがアンドゲート４を介し
てアドレス部５に与えられると、ROM６はアド
レス部５から出力されるアドレスデータにしたが
つて第２図のフローを実行する。
すなわち、まず、ステツプS1の処理を実行し、
フリツプフロツプ３をリセツトする。続いて、ス
テツプS2〜S5を順次実行し、RAM７のN1〜N4
レジスタに記憶されている数値データと、ROM
６に固定的に記憶されている数値データＡ〜Ｄと
を順次読出して演算部９に送り、これらが一致す
るか否か、すなわち、ステツプS2ではN1レジス
タのデータとデータＡ、ステツプS3ではN2レジ
スタのデータとデータＢ、ステツプS4ではN3レ
ジスタのデータとデータＣ、ステツプS5ではN4
レジスタのデータとデータＤとが一致するか否か
の判断が実行される。今の場合（電源投入時）に
は、N1〜N4レジスタには不確定の数値が記憶さ
れていて全てのステツプS2〜S5で一致判断され
る確実は、極めて少なく略ゼロに等しい。すなわ
ち、N1〜N4レジスタのデータおよびデータＡ〜
Ｄは、４ビツト構成の「０〜15（10進数）」のデー
タで、各ステツプS2〜S5において一致判断され
る確率は、1/16であるから全てのステツプS2〜
S5で夫々一致判断される確率は、（1/16）4となり、
略ゼロに等しい。したがつて、電源投入時には、
ステツプS2〜S5で一致せず（NO）と判断されて
ステツプS6に進む。このステツプS6からステツ
プS9では、N1〜N4レジスタにROM６の対応す
る固定データＡ〜Ｄをセツトする処理を実行す
る。すなわち、ステツプS6ではN1レジスタにデ
ータＡ、ステツプS7ではN2レジスタにデータＢ、
ステツプS8ではN3レジスタにデータＣ、ステツ
プS9ではN4レジスタにデータＤを夫々セツトす
る。次いで、ステツプS10に進み、オールクリア
処理を実行し、RAM７の所定レジスタ、表示部
１０の表示レジスタのクリア等を行なう。すなわ
ち、電子回路を初期状態に設定する。
フリツプフロツプ３をリセツトする。続いて、ス
テツプS2〜S5を順次実行し、RAM７のN1〜N4
レジスタに記憶されている数値データと、ROM
６に固定的に記憶されている数値データＡ〜Ｄと
を順次読出して演算部９に送り、これらが一致す
るか否か、すなわち、ステツプS2ではN1レジス
タのデータとデータＡ、ステツプS3ではN2レジ
スタのデータとデータＢ、ステツプS4ではN3レ
ジスタのデータとデータＣ、ステツプS5ではN4
レジスタのデータとデータＤとが一致するか否か
の判断が実行される。今の場合（電源投入時）に
は、N1〜N4レジスタには不確定の数値が記憶さ
れていて全てのステツプS2〜S5で一致判断され
る確実は、極めて少なく略ゼロに等しい。すなわ
ち、N1〜N4レジスタのデータおよびデータＡ〜
Ｄは、４ビツト構成の「０〜15（10進数）」のデー
タで、各ステツプS2〜S5において一致判断され
る確率は、1/16であるから全てのステツプS2〜
S5で夫々一致判断される確率は、（1/16）4となり、
略ゼロに等しい。したがつて、電源投入時には、
ステツプS2〜S5で一致せず（NO）と判断されて
ステツプS6に進む。このステツプS6からステツ
プS9では、N1〜N4レジスタにROM６の対応す
る固定データＡ〜Ｄをセツトする処理を実行す
る。すなわち、ステツプS6ではN1レジスタにデ
ータＡ、ステツプS7ではN2レジスタにデータＢ、
ステツプS8ではN3レジスタにデータＣ、ステツ
プS9ではN4レジスタにデータＤを夫々セツトす
る。次いで、ステツプS10に進み、オールクリア
処理を実行し、RAM７の所定レジスタ、表示部
１０の表示レジスタのクリア等を行なう。すなわ
ち、電子回路を初期状態に設定する。
続いて、ステツプS11に進み、RAM７のフラ
グ記憶領域F2の内容が「０」か「１」かの判断
を実行する。今の場合、フラグ記憶領域F2の内
容は「０」であるから次のステツプS12に進む。
このステツプS12ではフラグ記憶領域F1の内容が
「０」か「１」かの判断を実行する。今の場合、
フラグ記憶領域F1の内容は「０」であるから
HALT（待機）状態に移る。
グ記憶領域F2の内容が「０」か「１」かの判断
を実行する。今の場合、フラグ記憶領域F2の内
容は「０」であるから次のステツプS12に進む。
このステツプS12ではフラグ記憶領域F1の内容が
「０」か「１」かの判断を実行する。今の場合、
フラグ記憶領域F1の内容は「０」であるから
HALT（待機）状態に移る。
このHALT状態において、分周回路２から次
の1/16Hzの信号が出力されると、フリツプフロツ
プ３がセツトされ、そのセツト出力Ｑにしたがつ
てアドレス部５からアドレスデータが出力され
る。これによつて、再びステツプS1〜S5が実行
される。今の場合、N1〜N4レジスタにはデータ
Ａ〜Ｄが記憶されているので、各ステツプS2〜
S5では夫々一致（YES）と判断されて次のステ
ツプS13に進む。このステツプS13は、計時処理
を実行するためのフローであり、計時動作、キー
入力処理、表示処理等の計時処理を行う。このと
き、入力部１１において、キー入力によつて付加
機能処理（翻訳機能処理）が指定されたか否かが
ステツプS14によつて判断される。翻訳機能処理
が指定されると、次のステツプS15に進み、フラ
グ記憶領域F1に「１」をセツトし、ステツプ
S11、S12を介して翻訳機能処理に移る。また、
ステツプS15において、翻訳機能処理が指定され
ないと判断された場合には、ステツプS11、S12
を介してHALT状態となる。
の1/16Hzの信号が出力されると、フリツプフロツ
プ３がセツトされ、そのセツト出力Ｑにしたがつ
てアドレス部５からアドレスデータが出力され
る。これによつて、再びステツプS1〜S5が実行
される。今の場合、N1〜N4レジスタにはデータ
Ａ〜Ｄが記憶されているので、各ステツプS2〜
S5では夫々一致（YES）と判断されて次のステ
ツプS13に進む。このステツプS13は、計時処理
を実行するためのフローであり、計時動作、キー
入力処理、表示処理等の計時処理を行う。このと
き、入力部１１において、キー入力によつて付加
機能処理（翻訳機能処理）が指定されたか否かが
ステツプS14によつて判断される。翻訳機能処理
が指定されると、次のステツプS15に進み、フラ
グ記憶領域F1に「１」をセツトし、ステツプ
S11、S12を介して翻訳機能処理に移る。また、
ステツプS15において、翻訳機能処理が指定され
ないと判断された場合には、ステツプS11、S12
を介してHALT状態となる。
しかして、翻訳機能処理に移ると、ステツプ
S16に進み、フラグ記憶領域F2に「１」をセツト
する。続いて、翻訳機能処理の一部である処理Ａ
を実行するステツプS17に進む。この処理Ａは、
いつでもインタラプトが可能な処理であり、この
処理中に分周回路２から1/16Hzの信号が出力され
ると、再びステツプS1に戻る割込み処理を実行
し、計時処理等の通常処理を行う。このとき、フ
ラグ記憶領域F2の内容は「１」のままであるの
で、計時処理を実行したのちにおいては、リター
ンインタラプト（REI）となり、インタラプトが
入つた次のアドレスに戻り、処理Ａの残りの処理
を実行する。
S16に進み、フラグ記憶領域F2に「１」をセツト
する。続いて、翻訳機能処理の一部である処理Ａ
を実行するステツプS17に進む。この処理Ａは、
いつでもインタラプトが可能な処理であり、この
処理中に分周回路２から1/16Hzの信号が出力され
ると、再びステツプS1に戻る割込み処理を実行
し、計時処理等の通常処理を行う。このとき、フ
ラグ記憶領域F2の内容は「１」のままであるの
で、計時処理を実行したのちにおいては、リター
ンインタラプト（REI）となり、インタラプトが
入つた次のアドレスに戻り、処理Ａの残りの処理
を実行する。
そして、処理Ａが終了すると、次のステツプ
S18に進み、フリツプフロツプ１２をリセツトし
たのち、翻訳機能処理の他の処理Ｂを実行するス
テツプS19に進む。この処理Ｂは処理Ａと異な
り、インタラプトが不可能な処理であり、処理Ｂ
を実行する前に、フリツプフロツプ１２をリセツ
トしてアンドゲート４を閉成し、処理Ｂのプログ
ラム実行中インタラプトがかからないようにして
いる。これと同時に、タイマー回路１４もリセツ
トする。
S18に進み、フリツプフロツプ１２をリセツトし
たのち、翻訳機能処理の他の処理Ｂを実行するス
テツプS19に進む。この処理Ｂは処理Ａと異な
り、インタラプトが不可能な処理であり、処理Ｂ
を実行する前に、フリツプフロツプ１２をリセツ
トしてアンドゲート４を閉成し、処理Ｂのプログ
ラム実行中インタラプトがかからないようにして
いる。これと同時に、タイマー回路１４もリセツ
トする。
そして、処理Ｂが終了すると、次のステツプ
S20に進み、フリツプフロツプ１２をセツトし、
インタラプトが可能な状態に設定する。なお、処
理Ｂの実行中の時間をタイマー回路１４で計数
し、この時間が所定時間以上になつても処理Ｂが
終了しなかつたときには、実行中のプログラムが
暴走したと判断し、タイマー回路１４から出力さ
れるキヤリー信号によつてフリツプフロツプ１２
を強制的にセツトし、インタラプト可能な状態と
し、ステツプS1に戻る。
S20に進み、フリツプフロツプ１２をセツトし、
インタラプトが可能な状態に設定する。なお、処
理Ｂの実行中の時間をタイマー回路１４で計数
し、この時間が所定時間以上になつても処理Ｂが
終了しなかつたときには、実行中のプログラムが
暴走したと判断し、タイマー回路１４から出力さ
れるキヤリー信号によつてフリツプフロツプ１２
を強制的にセツトし、インタラプト可能な状態と
し、ステツプS1に戻る。
続いて、ステツプS21の実行に移り、翻訳機能
の残りの処理Ｃを実行する。この処理Ｃも処理Ａ
と同様にインタラプト可能な処理である。処理Ｃ
が終了すると、ステツプS22に進み、フラグ記憶
領域F1に「０」をセツトし、続いて、ステツプ
S23に進み、フラグ記憶領域F2に「０」をセツト
する。そして、ステツプS23が終了すると、
HALT状態に保たれる。
の残りの処理Ｃを実行する。この処理Ｃも処理Ａ
と同様にインタラプト可能な処理である。処理Ｃ
が終了すると、ステツプS22に進み、フラグ記憶
領域F1に「０」をセツトし、続いて、ステツプ
S23に進み、フラグ記憶領域F2に「０」をセツト
する。そして、ステツプS23が終了すると、
HALT状態に保たれる。
このように、電子回路の初期状態設定はCR回
路を用いないので、電源電圧の変動に対しても確
実に動作すると共に、外付部品も不要となる。
路を用いないので、電源電圧の変動に対しても確
実に動作すると共に、外付部品も不要となる。
なお、上記実施例においては、N1〜N4レジス
タの４種類のデータによつてROMに記憶されて
いる固定データと比較するようにしたが、比較す
る数値データのビツト数を多くすれば、１種類で
あつてもよい。
タの４種類のデータによつてROMに記憶されて
いる固定データと比較するようにしたが、比較す
る数値データのビツト数を多くすれば、１種類で
あつてもよい。
この発明は、以上詳細に説明したようにデータ
の読出し書込みが可能な第１の記憶手段にプリセ
ツトされた任意データと、データを固定的に記憶
する第２の記憶手段の固定データとを比較して、
任意データと固定データとが一致しなかつた場合
に、電子回路を初期状態に設定するものであるか
ら電源投入を検出するためにCR回路を用いない
ので、たとえ、電源電圧が変動しても確実に動作
すると共に、外付部品が不要となり、コスト的に
も有利となる等の優れた効果を有する。
の読出し書込みが可能な第１の記憶手段にプリセ
ツトされた任意データと、データを固定的に記憶
する第２の記憶手段の固定データとを比較して、
任意データと固定データとが一致しなかつた場合
に、電子回路を初期状態に設定するものであるか
ら電源投入を検出するためにCR回路を用いない
ので、たとえ、電源電圧が変動しても確実に動作
すると共に、外付部品が不要となり、コスト的に
も有利となる等の優れた効果を有する。
図面はこの発明を電子時計に適用した一実施例
を示したもので、第１図は電子時計のブロツク回
路図、第２図はその動作を示すフローチヤートで
ある。 ２……分周回路、６……ROM、７……RAM、
９……演算回路。
を示したもので、第１図は電子時計のブロツク回
路図、第２図はその動作を示すフローチヤートで
ある。 ２……分周回路、６……ROM、７……RAM、
９……演算回路。
Claims (1)
- １ 所定周期のクロツク信号が出力される毎にマ
イクロプログラムに従つて所定の処理を実行する
電子回路の初期状態設定装置であつて、データの
読出し書込みが可能な第１の記憶手段と、予め定
められたデータを固定的に記憶する第２の記憶手
段と、前記クロツク信号が出力される毎に前記第
１の記憶手段の予め定められた領域に記憶されて
いるデータと前記第２の記憶手段に記憶されてい
る固定データとを比較する比較手段と、この比較
手段によつて前記データと前記固定データとの一
致が検出されない場合に前記電子回路を初期状態
に設定すると共に前記第１の記憶手段の前記予め
定められた領域に前記固定データを記憶設定させ
る設定手段と、前記比較手段により一致が検出さ
れた際には前記所定の処理を実行させる制御手段
とを具備したことを特徴とする初期状態設定装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198795A JPS5899822A (ja) | 1981-12-10 | 1981-12-10 | 初期状態設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198795A JPS5899822A (ja) | 1981-12-10 | 1981-12-10 | 初期状態設定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5899822A JPS5899822A (ja) | 1983-06-14 |
| JPH0334097B2 true JPH0334097B2 (ja) | 1991-05-21 |
Family
ID=16397027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198795A Granted JPS5899822A (ja) | 1981-12-10 | 1981-12-10 | 初期状態設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899822A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61153720A (ja) * | 1984-12-26 | 1986-07-12 | Toshiba Corp | オ−トクリア方法およびそのための回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111195A (en) * | 1980-02-01 | 1981-09-02 | Toshiba Corp | Memory system |
-
1981
- 1981-12-10 JP JP56198795A patent/JPS5899822A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5899822A (ja) | 1983-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0346078B2 (ja) | ||
| US4330840A (en) | Multi-function electronic digital watch | |
| JPH0854958A (ja) | リアルタイムクロック回路およびその動作方法 | |
| US4262346A (en) | Multi function electronic timepiece | |
| JPH0334097B2 (ja) | ||
| US10990156B2 (en) | Method for calculating power-on hours of an electronic device and electronic device utilizing the same | |
| US4181963A (en) | Electronic calculator with time counting function | |
| KR830001450B1 (ko) | 전자식 디지틀 다기능 시계 | |
| US4468133A (en) | Electronic timepiece | |
| JPS6258011B2 (ja) | ||
| JP2979099B2 (ja) | データ記憶装置 | |
| JP2532447Y2 (ja) | メモリバックアップ装置 | |
| JPH0637471Y2 (ja) | メモリバックアップ装置 | |
| JPH052878Y2 (ja) | ||
| JPS59224590A (ja) | うるう年検出方法 | |
| JPS6239396B2 (ja) | ||
| JPS6115464B2 (ja) | ||
| KR910003420B1 (ko) | 팩시밀리 시스템에서의 시각설정 및 시각 에러발생시 복구방법 | |
| JPS6310553Y2 (ja) | ||
| JPS6258191A (ja) | スケジユ−ル表示装置 | |
| JPH05134779A (ja) | カレンダｉＣ補正方法 | |
| JPS608470B2 (ja) | 計時方式 | |
| JPH0697267B2 (ja) | アラ−ム時計 | |
| JP2513600Y2 (ja) | デ―タバンク装置 | |
| JPH0277683A (ja) | アラーム時計 |