JPS6258011B2 - - Google Patents
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- Publication number
- JPS6258011B2 JPS6258011B2 JP54162035A JP16203579A JPS6258011B2 JP S6258011 B2 JPS6258011 B2 JP S6258011B2 JP 54162035 A JP54162035 A JP 54162035A JP 16203579 A JP16203579 A JP 16203579A JP S6258011 B2 JPS6258011 B2 JP S6258011B2
- Authority
- JP
- Japan
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- key
- output
- flip
- circuit
- frequency dividing
- Prior art date
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Links
- 238000000034 method Methods 0.000 claims description 20
- 238000005070 sampling Methods 0.000 claims description 16
- 230000010355 oscillation Effects 0.000 claims description 5
- 238000005259 measurement Methods 0.000 description 5
- 230000015654 memory Effects 0.000 description 4
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明は電池電源で動作する小型電子式計算機
における電源投入時の初期状態設定方式に関す
る。
における電源投入時の初期状態設定方式に関す
る。
電池電源で動作する小型電子式計算機では、電
池交換を行つた際演算データを記憶するレジス
タ、メモリ等を初期状態に設定する必要がある。
上記初期状態に設定する手段として、従来では(1)
パワーオンクリア回路によるもの、(2)Ｐキー（リ
セツト専用キー）によるもの、(3)ACキー（オー
ルクリアキー）によるもの、の３つが考えられて
いる。上記(1)のパワーオンクリア回路により初期
状態の設定を行う場合、(イ)電池挿入時にパワーオ
ンクリア回路が動作するような回路構成とする場
合と、(ロ)パワースイツチのオン時にパワーオンク
リア回路が動作するような回路構成とする場合が
ある。
池交換を行つた際演算データを記憶するレジス
タ、メモリ等を初期状態に設定する必要がある。
上記初期状態に設定する手段として、従来では(1)
パワーオンクリア回路によるもの、(2)Ｐキー（リ
セツト専用キー）によるもの、(3)ACキー（オー
ルクリアキー）によるもの、の３つが考えられて
いる。上記(1)のパワーオンクリア回路により初期
状態の設定を行う場合、(イ)電池挿入時にパワーオ
ンクリア回路が動作するような回路構成とする場
合と、(ロ)パワースイツチのオン時にパワーオンク
リア回路が動作するような回路構成とする場合が
ある。
しかして、上記(イ)に示すように電池挿入時にパ
ワーオンクリア回路が動作するように構成した場
合、パワースイツチのオフ時やオートパワーオフ
時にパワーオンクリア回路に最大1.5μＡ程度の
電流が流れ、無駄な電力が消費される。また、上
記(ロ)に示すようにパワースイツチのオン時にパワ
ーオンクリア回路が動作するように構成した場
合、LSIを用いて構成した回路の外にコンデンサ
が必要になり、専用のコンデンサ端子を設けなけ
ればならない。
ワーオンクリア回路が動作するように構成した場
合、パワースイツチのオフ時やオートパワーオフ
時にパワーオンクリア回路に最大1.5μＡ程度の
電流が流れ、無駄な電力が消費される。また、上
記(ロ)に示すようにパワースイツチのオン時にパワ
ーオンクリア回路が動作するように構成した場
合、LSIを用いて構成した回路の外にコンデンサ
が必要になり、専用のコンデンサ端子を設けなけ
ればならない。
また、上記(2)のＰキーを用いて初期状態の設定
を行うものでは、Ｐキー専用に１端子が必要であ
ると共にＰキーの実装が必要でコスト高になると
いう問題がある。さらに、上記(3)のACキーによ
り初期状態の設定を行うものでは、電池を挿入し
た時、ROM（リードオンリメモリ）、RAM（ラ
ンダムアクセスメモリ）及びランダムロジツクが
どのような状態でもACキーをサンプルする処理
フローに進ませる必要があり、ソフトウエアが非
常に複雑なものとなる。
を行うものでは、Ｐキー専用に１端子が必要であ
ると共にＰキーの実装が必要でコスト高になると
いう問題がある。さらに、上記(3)のACキーによ
り初期状態の設定を行うものでは、電池を挿入し
た時、ROM（リードオンリメモリ）、RAM（ラ
ンダムアクセスメモリ）及びランダムロジツクが
どのような状態でもACキーをサンプルする処理
フローに進ませる必要があり、ソフトウエアが非
常に複雑なものとなる。
本発明は上記の点に鑑みてなされたもので、
ACキーの操作によりソフトウエアが複雑化する
ことなく確実に初期状態の設定ができ、パワーオ
ンクリア回路、Ｐキー等の付加回路を必要としな
い電源投入時の小型電子式計算機の初期状態設定
方式を提供することを目的とする。
ACキーの操作によりソフトウエアが複雑化する
ことなく確実に初期状態の設定ができ、パワーオ
ンクリア回路、Ｐキー等の付加回路を必要としな
い電源投入時の小型電子式計算機の初期状態設定
方式を提供することを目的とする。
以下図面を参照して本発明の一実施例を説明す
る。第１図は計時機能を備えた電子式計算機に実
施した場合の例を示したものである。同図におい
て１は基準信号を発生する発振回路で、この発振
回路１から出力される基準信号は分周回路２へ送
られて所定の計時用信号に分周される。すなわ
ち、分周回路２は例えば16個のフリツプフロツプ
F1〜F16を縦続接続してなり、フリツプフロツプ
F12〜F16によつてカウンタ２ａを構成している。
そして、カウンタ２ａ内のフリツプフロツプF12
〜F15からそれぞれ1/8秒、1/4秒、1/2秒、１秒周
期の計時用信号が出力されるように構成してい
る。そして、フリツプフロツプF12〜F15から出力
される計時用信号は、演算回路３の入力端子ｂへ
入力される。また、分周回路２の最終段フリツプ
フロツプF16から出力されるキヤリー信号は、
ROMアドレス部４へ送られる。このROMアドレ
ス部４には、演算回路３から演算出力に対する判
断結果つまり、データの有無、キヤリーの有無を
示す信号が入力されると共にROM（リードオン
リメモリ）５から次アドレスNAが入力される。
ROMアドレス部４は、上記各入力データに従つ
てROM５のアドレスを指定する。このROM５に
は各種演算制御用マイクロプログラムが予め書込
まれており、ROMアドレス部４からのアドレス
指定に従つて出力ラインａからRAM（ランダム
アクセスメモリ）６に対するアドレスデータ
AD、出力ラインｂから数値コードcode、出力ラ
インｃから各種インストラクシヨンINS、出力ラ
インｄから自己の次アドレスNAが出力される。
この場合、カウンタ２ａからキヤリー信号が出力
されてROMアドレス部４に与えられた際は、
ROMアドレス部４によりROM５に対し、キーサ
ンプリングフローの先頭アドレスが指定され、キ
ーサンプリング処理が実行されるように設定され
ている。しかして、上記RAM６内には各種演算
用レジスタ、計時用レジスタＴと共にキーサンプ
リング用カウンタを備えており、ROM５によつ
てアドレスが指定される。そして、RAM６から
読出されるデータは、演算回路３の入力端子ａへ
入力されると共にキーサンプリング信号としてキ
ー入力部７へ送られる。このキー入力部７はテン
キー８、各種フアンクシヨンキー９、AC（オー
ルクリア）キー１０を備えており、そのキー入力
データは、演算回路３の入力端子ｂへ入力され
る。この演算回路３の入力端子ｂには、更に
ROM５から出力ラインｂを介して数値コード
codeが入力される。そして、この演算回路３の
演算結果は、RAM６へ送られ、ROM５によつて
指定されるレジスタに書込まれる。また、ROM
５の出力ラインｃから出力されるインストラクシ
ヨンINSは、インストラクシヨンデコーダ１１へ
送られる。このインストラクシヨンデコーダ１１
は、ROM５から出力されるインストラクシヨン
INSをデコードし、各回路へ制御信号を出力する
と共に、計時処理を行う毎に分周回路２内のカウ
ンタ２ａつまりフリツプフロツプF12〜F16へリセ
ツト信号を与える。
る。第１図は計時機能を備えた電子式計算機に実
施した場合の例を示したものである。同図におい
て１は基準信号を発生する発振回路で、この発振
回路１から出力される基準信号は分周回路２へ送
られて所定の計時用信号に分周される。すなわ
ち、分周回路２は例えば16個のフリツプフロツプ
F1〜F16を縦続接続してなり、フリツプフロツプ
F12〜F16によつてカウンタ２ａを構成している。
そして、カウンタ２ａ内のフリツプフロツプF12
〜F15からそれぞれ1/8秒、1/4秒、1/2秒、１秒周
期の計時用信号が出力されるように構成してい
る。そして、フリツプフロツプF12〜F15から出力
される計時用信号は、演算回路３の入力端子ｂへ
入力される。また、分周回路２の最終段フリツプ
フロツプF16から出力されるキヤリー信号は、
ROMアドレス部４へ送られる。このROMアドレ
ス部４には、演算回路３から演算出力に対する判
断結果つまり、データの有無、キヤリーの有無を
示す信号が入力されると共にROM（リードオン
リメモリ）５から次アドレスNAが入力される。
ROMアドレス部４は、上記各入力データに従つ
てROM５のアドレスを指定する。このROM５に
は各種演算制御用マイクロプログラムが予め書込
まれており、ROMアドレス部４からのアドレス
指定に従つて出力ラインａからRAM（ランダム
アクセスメモリ）６に対するアドレスデータ
AD、出力ラインｂから数値コードcode、出力ラ
インｃから各種インストラクシヨンINS、出力ラ
インｄから自己の次アドレスNAが出力される。
この場合、カウンタ２ａからキヤリー信号が出力
されてROMアドレス部４に与えられた際は、
ROMアドレス部４によりROM５に対し、キーサ
ンプリングフローの先頭アドレスが指定され、キ
ーサンプリング処理が実行されるように設定され
ている。しかして、上記RAM６内には各種演算
用レジスタ、計時用レジスタＴと共にキーサンプ
リング用カウンタを備えており、ROM５によつ
てアドレスが指定される。そして、RAM６から
読出されるデータは、演算回路３の入力端子ａへ
入力されると共にキーサンプリング信号としてキ
ー入力部７へ送られる。このキー入力部７はテン
キー８、各種フアンクシヨンキー９、AC（オー
ルクリア）キー１０を備えており、そのキー入力
データは、演算回路３の入力端子ｂへ入力され
る。この演算回路３の入力端子ｂには、更に
ROM５から出力ラインｂを介して数値コード
codeが入力される。そして、この演算回路３の
演算結果は、RAM６へ送られ、ROM５によつて
指定されるレジスタに書込まれる。また、ROM
５の出力ラインｃから出力されるインストラクシ
ヨンINSは、インストラクシヨンデコーダ１１へ
送られる。このインストラクシヨンデコーダ１１
は、ROM５から出力されるインストラクシヨン
INSをデコードし、各回路へ制御信号を出力する
と共に、計時処理を行う毎に分周回路２内のカウ
ンタ２ａつまりフリツプフロツプF12〜F16へリセ
ツト信号を与える。
次に上記のように構成された本発明の動作を第
２図のフローチヤートを参照して説明する。発振
回路１から出力される基準信号32.768kHz）は、
分周回路２へ送られて分周され、カウンタ２ａ内
のフリツプフロツプF12〜F15から1/8秒、1/4秒、
1/2秒、１秒単位の信号が出力される。上記のフ
リツプフロツプF12〜F15の出力は４ビツトコード
であり、そのコード「0000」〜「1111」によつて
０秒〜１ 7/8秒の時間が示される。しかして、
ROM５はROMアドレス部４からのアドレス指定
に従つて所定時間間隔例えば約１秒間隔でカウン
タ２ａの内容を読出して計時処理を行う。すなわ
ち、第２図のステツプS1に示すようにカウンタ２
ａの内容を演算回路３を介してRAM６内の計時
レジスタＴに加算する。この計時処理により計時
レジスタＴには、現在時刻が書込まれる。そし
て、上記ステツプS1の計時処理が行われると
ROM５の指令に従つてインストラクシヨンデコ
ーダ１１からリセツト信号が出力され、カウンタ
２ａがリセツトされる。その後、ステツプＣに示
すようにキーサンプリング処理が行われる。この
キーサンプリング処理では、RAM６内のキーサ
ンプリング用カウンタの内容がROM５の指令に
従つて順次カウントアツプされ、キー入力部７へ
送られる。キー入力部７はRAM６のサンプリン
グ用カウンタから送られてくるデータをデコード
してサンプリングクロツク信号に変換し、キー操
作が行われていればそのサンプリングクロツク信
号に同期してキー操作信号を演算回路３を介して
RAM６へ送られ、演算用レジスタへ書込まれ
る。上記ステツプS3においてキー入力が無ければ
ステツプS1に戻り、上記した計時処理が行われ
る。このようにキー操作が行われていない場合に
は、ステツプS1〜S3が繰返され、約１秒程度の間
隔でカウンタ２ａの内容が計時レジスタＴに加算
される。また、上記した通常の計時動作が行われ
ている場合には、計時処理の際にカウンタ２ａが
リセツトされるので、終段のフリツプフロツプ
F16からキヤリー信号が出力されることはない。
２図のフローチヤートを参照して説明する。発振
回路１から出力される基準信号32.768kHz）は、
分周回路２へ送られて分周され、カウンタ２ａ内
のフリツプフロツプF12〜F15から1/8秒、1/4秒、
1/2秒、１秒単位の信号が出力される。上記のフ
リツプフロツプF12〜F15の出力は４ビツトコード
であり、そのコード「0000」〜「1111」によつて
０秒〜１ 7/8秒の時間が示される。しかして、
ROM５はROMアドレス部４からのアドレス指定
に従つて所定時間間隔例えば約１秒間隔でカウン
タ２ａの内容を読出して計時処理を行う。すなわ
ち、第２図のステツプS1に示すようにカウンタ２
ａの内容を演算回路３を介してRAM６内の計時
レジスタＴに加算する。この計時処理により計時
レジスタＴには、現在時刻が書込まれる。そし
て、上記ステツプS1の計時処理が行われると
ROM５の指令に従つてインストラクシヨンデコ
ーダ１１からリセツト信号が出力され、カウンタ
２ａがリセツトされる。その後、ステツプＣに示
すようにキーサンプリング処理が行われる。この
キーサンプリング処理では、RAM６内のキーサ
ンプリング用カウンタの内容がROM５の指令に
従つて順次カウントアツプされ、キー入力部７へ
送られる。キー入力部７はRAM６のサンプリン
グ用カウンタから送られてくるデータをデコード
してサンプリングクロツク信号に変換し、キー操
作が行われていればそのサンプリングクロツク信
号に同期してキー操作信号を演算回路３を介して
RAM６へ送られ、演算用レジスタへ書込まれ
る。上記ステツプS3においてキー入力が無ければ
ステツプS1に戻り、上記した計時処理が行われ
る。このようにキー操作が行われていない場合に
は、ステツプS1〜S3が繰返され、約１秒程度の間
隔でカウンタ２ａの内容が計時レジスタＴに加算
される。また、上記した通常の計時動作が行われ
ている場合には、計時処理の際にカウンタ２ａが
リセツトされるので、終段のフリツプフロツプ
F16からキヤリー信号が出力されることはない。
しかして、キー入力部７においてキー入力操作
が行われた場合、操作キーがテンキー８あるいは
フアンクシヨンキー９であればステツプS4の置
数・演算処理へ進み、操作キーがACキー１０で
あればステツプS5のクリア処理へ進む。そして、
上記ステツプS4の置数・演算処理あるいはステツ
プS5のクリア処理を終了するとステツプS1へ戻
り、計時処理が行われる。この場合、上記ステツ
プS4の置数・演算処理が行われても短時間でその
処理を終了するので、０〜１ 7/8秒間に必ず１回
はステツプS1の計時処理が行われる。
が行われた場合、操作キーがテンキー８あるいは
フアンクシヨンキー９であればステツプS4の置
数・演算処理へ進み、操作キーがACキー１０で
あればステツプS5のクリア処理へ進む。そして、
上記ステツプS4の置数・演算処理あるいはステツ
プS5のクリア処理を終了するとステツプS1へ戻
り、計時処理が行われる。この場合、上記ステツ
プS4の置数・演算処理が行われても短時間でその
処理を終了するので、０〜１ 7/8秒間に必ず１回
はステツプS1の計時処理が行われる。
しかして、電池電源の交換操作S6を行つた場合
は、カウンタ２ａからキヤリー信号がROMアド
レス部４に送られるまでは、ROMアドレス部４
からROM５に対するアドレス指定は行われず、
各部の動作は停止状態となつている。つまり、キ
ヤリー信号が出されるまでは、ROM５からデー
タ出力が停止するため、インストラクシヨンデコ
ーダ１１からカウンタ２ａへリセツト信号は出力
されない。そして、電池の交換により発振回路１
が動作し、基準信号が分周回路２へ送られると内
部のカウンタがカウント動作を開始して、リセツ
ト信号が入力されないため所定時間後にカウンタ
２ａからキヤリー信号が出力され、ROMアドレ
ス部４へ入力される。ROMアドレス部４は上記
キヤリー信号が入力されると、ROM５に対しス
テツプS3に示すキーサンプリングフローの先端ア
ドレスを指定する。これによりステツプS3のキー
サンプリングフローが実行され、ACキー１０の
操作によりステツプS5のクリア処理が行われる。
このクリア処理では、計時レジスタを除く他の演
算用レジスタがクリアされる。上記のクリア処理
を行うことにより、以後は通常のキー入力待機状
態となり、キー入力操作によつて正常な処理が行
われ時刻セツトの際には、キー入力操作により演
算用レジスタのうちの所定のものに時刻データが
書き込まれ、図示しないセツトキーの操作によつ
て計時レジスタに正確な時刻がセツトされる。
は、カウンタ２ａからキヤリー信号がROMアド
レス部４に送られるまでは、ROMアドレス部４
からROM５に対するアドレス指定は行われず、
各部の動作は停止状態となつている。つまり、キ
ヤリー信号が出されるまでは、ROM５からデー
タ出力が停止するため、インストラクシヨンデコ
ーダ１１からカウンタ２ａへリセツト信号は出力
されない。そして、電池の交換により発振回路１
が動作し、基準信号が分周回路２へ送られると内
部のカウンタがカウント動作を開始して、リセツ
ト信号が入力されないため所定時間後にカウンタ
２ａからキヤリー信号が出力され、ROMアドレ
ス部４へ入力される。ROMアドレス部４は上記
キヤリー信号が入力されると、ROM５に対しス
テツプS3に示すキーサンプリングフローの先端ア
ドレスを指定する。これによりステツプS3のキー
サンプリングフローが実行され、ACキー１０の
操作によりステツプS5のクリア処理が行われる。
このクリア処理では、計時レジスタを除く他の演
算用レジスタがクリアされる。上記のクリア処理
を行うことにより、以後は通常のキー入力待機状
態となり、キー入力操作によつて正常な処理が行
われ時刻セツトの際には、キー入力操作により演
算用レジスタのうちの所定のものに時刻データが
書き込まれ、図示しないセツトキーの操作によつ
て計時レジスタに正確な時刻がセツトされる。
また、通常の演算中にACキー１０を操作して
も計時レジスタがクリアされることはない。
も計時レジスタがクリアされることはない。
以上述べたように本発明によれば、電池交換時
にROMからデータ出力が停止するため、インス
トラクシヨンデコーダから分周回路にリセツト信
号が出力されず、分周回路を構成するカウンタが
オーバーフローし、このキヤリー信号により、
ROMアドレスのアドレスをキーサンプリングフ
ローの先頭アドレスに設定し、ACキーの操作に
よりクリア処理を行うようにしたので、ソフトウ
エアが複雑化することなく、確実に初期状態の設
定を行うことができる。また、パワーオンクリア
回路等のクリア専用回路を必要としないと共に、
無駄な電力消費を防ぐことができる。さらに、電
池交換時のみに使用するリセツトキーを必要とし
ないので、実装上の簡略化を計ることができ、コ
ストを低下させることができる。
にROMからデータ出力が停止するため、インス
トラクシヨンデコーダから分周回路にリセツト信
号が出力されず、分周回路を構成するカウンタが
オーバーフローし、このキヤリー信号により、
ROMアドレスのアドレスをキーサンプリングフ
ローの先頭アドレスに設定し、ACキーの操作に
よりクリア処理を行うようにしたので、ソフトウ
エアが複雑化することなく、確実に初期状態の設
定を行うことができる。また、パワーオンクリア
回路等のクリア専用回路を必要としないと共に、
無駄な電力消費を防ぐことができる。さらに、電
池交換時のみに使用するリセツトキーを必要とし
ないので、実装上の簡略化を計ることができ、コ
ストを低下させることができる。
第１図は本発明の一実施例を示す回路構成図、
第２図は同実施例の動作を示すフローチヤートで
ある。 ２……分周回路、２ａ……カウンタ、４……
ROMアドレス部、５……ROM（リードオンリメ
モリ〕、６……RAM（ランダムアクセスメモ
リ）、７……キー入力部、１０……AC（オールク
リア）キー。
第２図は同実施例の動作を示すフローチヤートで
ある。 ２……分周回路、２ａ……カウンタ、４……
ROMアドレス部、５……ROM（リードオンリメ
モリ〕、６……RAM（ランダムアクセスメモ
リ）、７……キー入力部、１０……AC（オールク
リア）キー。
Claims (1)
- 【特許請求の範囲】 １ 電池電源により動作する小型電子式計算機に
おいて、 上記電池電源により作動し基準周波数信号を出
力する発振回路と、 複数段のフリツプフロツプで構成され、上記発
振回路が出力する基準周波数信号を分周する分周
手段と、 この分周手段の最上段以外の所定段のフリツプ
フロツプ出力を計時データとして読込み、計時処
理を行なう計時手段と、 この計時手段による計時処理を実行した後上記
分周手段の所定段のフリツプフロツプをリセツト
するリセツト手段と、 上記分周手段の最上段のフリツプフロツプ出力
によりキーサンプリング状態を設定するキーサン
プリング設定手段とを具備し、 電池交換時、上記リセツト手段がリセツト動作
せず、上記分周手段がオーバーフローし、最上段
からの出力によりキーサンプリング状態が設定さ
れるようにしたことを特徴とする小型電子式計算
機の初期状態設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16203579A JPS5685129A (en) | 1979-12-13 | 1979-12-13 | Clearing system during application of power supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16203579A JPS5685129A (en) | 1979-12-13 | 1979-12-13 | Clearing system during application of power supply |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5685129A JPS5685129A (en) | 1981-07-11 |
| JPS6258011B2 true JPS6258011B2 (ja) | 1987-12-03 |
Family
ID=15746834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16203579A Granted JPS5685129A (en) | 1979-12-13 | 1979-12-13 | Clearing system during application of power supply |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5685129A (ja) |
-
1979
- 1979-12-13 JP JP16203579A patent/JPS5685129A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5685129A (en) | 1981-07-11 |
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